DIGITAL PHASE AQUISITION WITH DELAY-LOCKED LOOP

• Main Authors: SODERBERG, PAULMER, M, ELLERSICK, WILLIAM, F, GELLER, WILLIAM, L
• Format: Patent
• Language: English; French
• Published: 30.07.1998
• Edition: 6
• Subjects: ELECTRIC COMMUNICATION TECHNIQUE; ELECTRICITY; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

A digital phase acquisition clock recovery circuit includes a digital phase-locked loop that employs a truth table decoder to set the actual delay through a plurality of individual delay elements to generate a plurality of clock phase signals approximately equally spaced in time over one reference clock cycle, and a data sampler circuit that generates a plurality of received data samples from an incoming data sample taken at the rising edge of the respective clock phase signals and sychronizes the data samples to reference clock on a bit period-by-bit period basis. A digital phase acquisition circuit includes an edge detector which evaluates the data samples over each bit period to detect the location of a transition between respective adjacent samples, wherein logic is employed to continually determine the "relative quality" of each data sample, based upon its sampling time being furthest from a detected edge transition. The data sample phase associated with the highest relative quality value integrated over time is then used to recover the incoming (i.e., optimally phased) data signal. La présente invention porte sur un circuit de récupération de rythme pour l'acquisition en phase de signaux numériques, comprenant une boucle numérique à retard de phase mettant en oeuvre un décodeur de table de vérité pour fixer le retard réel par l'intermédiaire d'une série de circuits de retard individuels afin de générer plusieurs signaux de phase d'horloge à espacement dans le temps à peu près égal pendant un cycle d'horloge de référence, ains qu'un circuit d'échantillonnage de données, lequel génère une série d'échantillons de données reçus en provenance d'un échantillon de données d'arrivée, prélevé sur le front montant des signaux de phase d'horloge respectifs, et synchronise les échantillons de données par rapport à l'horloge de référence sur une base période binaire par période binaire. Un circuit d'acquisition en phase de signaux numériques comprend un détecteur de fronts qui évalue les échantillons de données sur chaque période binaire pour localiser un espace transition entre échantillons voisins dans lequel la logique puisse intervenir dans la détermination en continu de la "qualité relative" de chaque échantillon de données, et ce sur une base selon laquelle le moment d'échantillonnage est le plus éloigné possible d'une transition entre fronts qui a été repérée. La phase de transmission de l'échantillon de données, associée à la valeur de qualité relative la plus élevée intégrée dans le temps, est ensuite utilisée pour récupérer le signal de données entrant (c'est-à-dire en phase optimale).