MULTIPLE PARALLEL DIGITAL DATA STREAM CHANNEL CONTROLLER ARCHITECTURE

• Main Authors: KILBOURN, THOMAS, E, SPENCER, DONALD, J, BEGUR, SRIDHAR, GIFFORD, JAMES, K, LEWIS, ADRIAN, GOCHNAUER, DANIEL, B
• Format: Patent
• Language: English; French
• Published: 18.09.1997
• Edition: 6
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC COMMUNICATION TECHNIQUE; ELECTRIC DIGITAL DATA PROCESSING; ELECTRICITY; MULTIPLEX COMMUNICATION; PHYSICS

A multiple data stream channel controller (26) providing demand driven transport of multiple data streams concurrently in real time through a peripheral data channel (41) coupled between a general purpose processor system (12) and a special purpose processor system (36). The controller comprises a first bus master interface (24) coupled to a general purpose processor system bus (20), a second bus master interface coupled to a special purpose processor system bus (30), a segmentable buffer memory (not shown) and a controller (26) that directs the transfer of data segments between the first and second bus master interfaces via the segmentable buffer memory. The controller is responsive to signals provided by the special purpose processor bus (30) to request transfer of successive data segments from respective data streams staged in the segmentable buffer memory. The controller moderates the transfer of successive data segments of the respective data streams via the first bus master interface (24) to the segmentable buffer memory. Régisseur (26) de canaux à flux de données multiples assurant un transport suivant la demande de flux de données multiples simultanément en temps réel via un canal (41) de données périphérique couplé entre un système de processeur généraliste (12) et un système de processeur spécialisé (36). Le régisseur comporte une première interface (24) de bus maître reliée à un bus système (20) du processeur généraliste, une deuxième interface bus maître reliée à un bus système (30) de processeur spécialisé, une mémoire tampon segmentable (non représentée) et un régisseur (26) qui dirige le transfert des segments de données entre les première et deuxième interfaces de bus maître via la mémoire tampon segmentable. Le régisseur réagit aux signaux envoyés par le bus processeur spécialisé (30) pour demander le transfert de segments de données successifs en provenance de flux de données respectifs présents dans la mémoire tampon segmentable. Le régisseur régule le transfert de segments de données successifs des flux de données correspondants via la première interface (24) de bus maître à destination de la mémoire tampon segmentable.