RUN LENGTH LIMITED ENCODING/DECODING SYSTEM FOR LOW POWER DISK DRIVES

• Main Author: BLAGAILA, JOHN, H
• Format: Patent
• Language: English
• Published: 13.05.1993
• Subjects: BASIC ELECTRONIC CIRCUITRY; CALCULATING; CODE CONVERSION IN GENERAL; CODING; COMPUTING; COUNTING; DECODING; ELECTRICITY; IMAGE DATA PROCESSING OR GENERATION, IN GENERAL; INFORMATION STORAGE; INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORDCARRIER AND TRANSDUCER; PHYSICS

A run length limited encoding/decoding system (200) of this invention includes a clock swap logic circuit (301), a read reference clock multiplexer circuit (304), a write clock skip logic circuit (310), an encoder start logic circuit (340), an encoder circuit (360), a read clock skip logic circuit (320), a decoder start logic circuit (350), a decoder circuit (370), an input data buffer (381) and a three-state output data buffer (380). Encoder circuit (360) includes a deserializer for receiving serial data from a disk controller and blocking the data into m bit words. Each m bit data word is supplied directly to an encoding combinatorial logic circuit which in turn generates an n bit code word. The n bit code word is loaded in a sterilizer and serially transmitted out of the serializer. Decoder circuit (370) includes a deserializer/serializer and a decoding combinatorial logic circuit. Un système de codage/décodage RLL (200) de cette invention comprend un circuit logique de transfert d'horloge (301), un circuit multiplexeur d'horloge de référence de lecture (304), un circuit logique de saut d'horloge d'écriture (310), un circuit logique de mise en marche codeur (340), un circuit codeur (360), un circuit logique de saut d'horloge lecture (320), un circuit logique de mise en marche décodeur (350), un circuit décodeur (370), une mémoire-tampon de données d'entrée (381) et une mémoire-tampon de données de sortie à trois états (380). Un circuit codeur (360) comprend un désérialiseur qui permet de recevoir les données en série d'une unité de commande de disques et de bloquer les données en mots binaires m. Chaque mot binaire contenant des données m est directement amené à un circuit logique combinatoire de codage qui à son tour génère un mode code binaire n. Le mot code binaire n est chargé dans un sérialiseur et transmis en série hors du sérialiseur. Le circuit décodeur (370) comprend un désérialiseur/sérialiseur et un circuit logique combinatoire de décodage.