PIPELINE MEMORY STRUCTURE

A pipeline memory structure having a plurality of randomly accessible memory units (128, 130) and a hierarchical arrangement of data input, data output and address memory interface registers. The data input and address registers are used to distribute data and address information to the memory units...

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Main Authors FISKE, O., JAMES, REAL, WILLIAM, P, PANEC, PETER
Format Patent
LanguageEnglish
Published 15.12.1988
Edition4
Subjects
CALCULATING
COMPUTING
COUNTING
ELECTRIC DIGITAL DATA PROCESSING
INFORMATION STORAGE
PHYSICS
STATIC STORES
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Summary:A pipeline memory structure having a plurality of randomly accessible memory units (128, 130) and a hierarchical arrangement of data input, data output and address memory interface registers. The data input and address registers are used to distribute data and address information to the memory units from a data input port (112) and an address port (116) of the processor of a computer, while the data output registers are used for collecting data information from the memory units and directing this data information to a data output port (114) of the processor. The data input, the data output and address registers each comprise a plurality of memory interface units (120, 124, 126) which are inter-connected together to form separate branched-tree structures having a plurality of levels. Une structure de mémoire ''pipeline'' comprend plusieurs unités de mémoire sélectivement accessibles (128, 130) et un agencement hiérachique d'entrée de données, de sortie de données et de registres d'interface de mémoire d'adresses. L'entrée de données et les registres d'adresses sont utilisés pour répartir les informations de données et d'adresses dans les unités de mémoire à partir d'un point d'accès d'entrée de données (112) et d'un point d'accès d'adresses (116) du processeur d'un ordinateur, alors que les registres de sortie de données sont utilisés pour recueillir les informations de données à partir des unités de mémoire et pour diriger ces informations de données vers un point d'accès de sortie de données (114) du processeur. L'entrée de données, la sortie de données et les registres d'adresses comprennent chacun plusieurs unités d'interface de mémoire (MIU) (120, 124, 126) qui sont reliées entre elles de façon à former des structures en arbre ramifié comportant plusieurs niveaux.
Bibliography:Application Number: WO1988US01267