SEMICONDUCTOR RELAY AND SEMICONDUCTOR RELAY MANUFACTURING METHOD

A semiconductor relay (10) is provided with: input terminals (11a, 11b); output terminals (12a, 12b); a semiconductor device (20) that conducts and blocks current across the output terminals (12a, 12b) according to an electric signal applied across the input terminals (11a, 11b); and a capacitive el...

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Main Authors NEGORO, Noboru, MAEDA, Ryosuke
Format Patent
LanguageEnglish
French
Japanese
Published 30.05.2024
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Summary:A semiconductor relay (10) is provided with: input terminals (11a, 11b); output terminals (12a, 12b); a semiconductor device (20) that conducts and blocks current across the output terminals (12a, 12b) according to an electric signal applied across the input terminals (11a, 11b); and a capacitive element (30) connected across the output terminals (12a, 12b). The capacitance of the capacitive element (30) is larger than the capacitance that, across the output terminals (12a and 12b), the semiconductor device (20) has, and the inductance that the capacitive element (30) has is smaller than the inductance that, across the output terminals (12a and 12b), the semiconductor device (20) has. La présente divulgation concerne un relais à semi-conducteur (10) qui est pourvu : de bornes d'entrée (11a, 11b) ; de bornes de sortie (12a, 12b) ; d'un dispositif à semi-conducteur (20) qui conduit et bloque le courant à travers les bornes de sortie (12a, 12b) en fonction d'un signal électrique appliqué à travers les bornes d'entrée (11a, 11b) ; et d'un élément capacitif (30) connecté à travers les bornes de sortie (12a, 12b). La capacité de l'élément capacitif (30) est supérieure à la capacité que, à travers les bornes de sortie (12a et 12b), le dispositif à semi-conducteur (20) a, et l'inductance que l'élément capacitif (30) a est inférieure à l'inductance que, à travers les bornes de sortie (12a et 12b), le dispositif à semi-conducteur (20) a. 半導体リレー(10)は、入力端子(11a及び11b)と、出力端子(12a及び12b)と、入力端子(11a及び11b)間に与えられる電気信号に応じて出力端子(12a及び12b)間を導通及び遮断する半導体素子(20)と、出力端子(12a及び12b)間に接続された容量素子(30)とを備える。容量素子(30)の容量は、半導体素子(20)が有する、出力端子(12a及び12b)間の容量よりも大きく、容量素子(30)が有するインダクタンスは、半導体素子(20)が有する、出力端子(12a及び12b)間のインダクタンスよりも小さい。
Bibliography:Application Number: WO2023JP25124