POWER AMPLIFIER

• Main Authors: YAMAMOTO, Kazuya, MIYASHITA, Miyo, KATO, Katsuya
• Format: Patent
• Language: English; French; Japanese
• Published: 16.05.2024
• Subjects: AMPLIFIERS; BASIC ELECTRONIC CIRCUITRY; ELECTRICITY

This power amplifier comprises: a stack-type circuit (19) which has n FETs (n is an integer value of 2 or greater), wherein, when the number of FETs is from 1 to n and i is an integer from 2 to (n-1), a gate terminal of the first FET (12) receives an input of an input signal, a drain terminal is connected to a source terminal of the second FET, and a source terminal is connected to GND, a drain terminal of the i-th FET is connected to a source terminal of the (i+1)-th FET, and an out signal is output from a drain terminal, which is connected to power, of the n-th FET(18); resistors which are respectively connected to gate terminals of the second to n-th FETs of the stack-type circuit (19); capacitors which are respectively connected to electrodes, which are in a side opposite to the gate terminals, of the resistors; and first switches which are respectively connected to the resistors in parallel. La présente divulgation concerne un amplificateur de puissance qui comprend : un circuit de type à empilement (19) qui a n FET (n est une valeur de nombre entier de 2 ou plus), dans lequel, lorsque le nombre de FET est de 1 à n et i est un nombre entier de 2 à (n-1), une borne de grille du premier FET (12) reçoit une entrée d'un signal d'entrée, une borne de drain est connectée à une borne de source du deuxième FET, et une borne de source est connectée à GND, une borne de drain du i-ième FET est connectée à une borne de source du (i+1)-ième FET, et un signal de sortie est délivré à partir d'une borne de drain, qui est connectée à l'alimentation, du nième FET (18) ; des résistances qui sont respectivement connectées à des bornes de grille du deuxième aux nièmes FET du circuit de type à empilement (19) ; des condensateurs qui sont respectivement connectés à des électrodes, qui sont dans un côté opposé aux bornes de grille, des résistances ; et des premiers commutateurs qui sont respectivement connectés aux résistances en parallèle. ｎ（ｎは２以上の整数）個のＦＥＴを有するスタック型回路（１９）であって、ＦＥＴの番号を１からｎとし、ｉを２以上かつ（ｎ－１）以下の整数とすると、１番目のＦＥＴ（１２）は、ゲート端子に入力信号が入力され、ドレイン端子が２番目のＦＥＴのソース端子に接続され、ソース端子はＧＮＤに接続される端子であり、ｉ番目のＦＥＴは、ドレイン端子が（ｉ＋１）番目のＦＥＴのソース端子に接続され、ｎ番目のＦＥＴ（１８）は、ドレイン端子から出力信号が出力され、ドレイン端子は電源に接続される端子であるスタック型回路（１９）と、スタック型回路（１９）の２番目からｎ番目のＦＥＴのゲート端子にそれぞれ接続された抵抗と、抵抗のゲート端子とは反対側の電極にそれぞれ接続された容量と、抵抗と並列してそれぞれ接続された第１のスイッチと、を備える。