STACKED MEMORY CHIP SOLUTION WITH REDUCED PACKAGE INPUTS/OUTPUTS (I/OS)

• Main Authors: ZIAKAS, Dimitrios, ZHAO, Chong J, BAINS, Kuljit S, TOMISHIMA, Shigeki, MCCALL, James A
• Format: Patent
• Language: English; French
• Published: 12.01.2023
• Subjects: INFORMATION STORAGE; PHYSICS; STATIC STORES

An apparatus is described. The apparatus includes a logic chip upon which a stack of memory chips is to be placed. The stack of memory chips and the logic chip to be placed within a same package, wherein, multiple memory chips of the stack of memory chips are divided into fractions, and, multiple internal channels within the package that emanate from the logic chip are to be coupled to respective ones of the fractions. The logic chip has a multiplexer. The multiplexer is to multiplex a single input/output (I/O) channel of the package to the multiple internal channels. Un appareil est décrit. L'appareil comprend une puce logique sur laquelle une pile de puces de mémoire doit être placée. La pile de puces de mémoire et la puce logique peuvent être placées à l'intérieur d'un même boîtier, de multiples puces de mémoire de la pile de puces de mémoire étant divisées en fractions, et, de multiples canaux internes à l'intérieur du boîtier qui émanent de la puce logique doivent être couplées à des fractions respectives des fractions. La puce logique comporte un multiplexeur. Le multiplexeur est destiné à multiplexer un canal d'entrée/sortie (E/S) unique du paquet vers les multiples canaux internes.