DIGITAL SENDER

• Main Authors: NAKAMIZO, Hideyuki, HAGIWARA, Tatsuya
• Format: Patent
• Language: English; French; Japanese
• Published: 19.10.2023
• Subjects: BASIC ELECTRONIC CIRCUITRY; CODE CONVERSION IN GENERAL; CODING; DECODING; ELECTRIC COMMUNICATION TECHNIQUE; ELECTRICITY; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

A digital sender (DS) includes: a clock generation circuit (1A) that generates a clock (CL); a delta sigma modulation circuit (1C) that generates a first delta sigma modulation signal (DL) by performing delta sigma modulation on a digital modulation signal (DG) on the basis of the clock (CL); a distribution circuit (2) that distributes the first delta signal modulation signal (DL) among multiple second delta sigma modulation signals (DL); multiple reproduction circuits (3) that retime the multiple second delta sigma modulation signals (DL); and a synthesis circuit (4) that synthesizes the retimed multiple second delta sigma modulation signals (DL) outputted from the multiple reproduction circuits (3). The loop band of the multiple reproduction circuits (3) is smaller than or equal to the loop band of the clock generation circuit (1A), and the distribution circuit (2) performs the distribution such that the multiple second delta sigma modulation signals (DL) are in phase at a carrier frequency, or the synthesis circuit (4) performs the synthesis such that the retimed multiple second delta sigma modulation signals (DL) are in phase at the carrier frequency. Un expéditeur numérique (DS) comprend : un circuit de génération d'horloge (1A) qui génère une horloge (CL) ; un circuit de modulation delta sigma (1C) qui génère un premier signal de modulation delta sigma (DL) en effectuant une modulation delta sigma sur un signal de modulation numérique (DG) sur la base de l'horloge (CL) ; un circuit de distribution (2) qui distribue le premier signal de modulation de signal delta (DL) parmi de multiples seconds signaux de modulation sigma delta (DL) ; de multiples circuits de reproduction (3) qui resynchronisent les multiples seconds signaux de modulation sigma delta (DL) ; et un circuit de synthèse (4) qui synthétise les multiples seconds signaux de modulation sigma delta resynchronisés (DL) délivrés par les multiples circuits de reproduction (3). La bande de boucle des multiples circuits de reproduction (3) est plus petite ou égale à la bande de boucle du circuit de génération d'horloge (1A), et le circuit de distribution (2) effectue la distribution de telle sorte que les multiples seconds signaux de modulation delta sigma (DL) sont en phase à une fréquence porteuse, ou le circuit de synthèse (4) effectue la synthèse de telle sorte que les multiples seconds signaux de modulation delta sigma réticulés (DL) sont en phase à la fréquence porteuse. ディジタル送信機（ＤＳ）は、クロック（ＣＬ）を生成するクロック生成回路（１Ａ）と、クロック（ＣＬ）に基づきディジタル変調信号（ＤＧ）にデルタシグマ変調を施すことにより、第１のデルタシグマ変調信号（ＤＬ）を生成するデルタシグマ変調回路（１Ｃ）と、第１のデルタシグマ変調信号（ＤＬ）を複数の第２のデルタシグマ変調信号（ＤＬ）に分配する分配回路（２）と、複数の第２のデルタシグマ変調信号（ＤＬ）をリタイミングする複数の再生回路（３）と、複数の再生回路（３）から出力される、リタイミングされた複数の第２のデルタシグマ変調信号（ＤＬ）を合成する合成回路（４）と、を含み、複数の再生回路（３）のループ帯域が、クロック生成回路（１Ａ）のループ帯域以下であり、分配回路（２）が、分配を、複数の第２のデルタシグマ変調信号（ＤＬ）がキャリア周波数で同相になるように行い、または、合成回路（４）が、合成を、リタイミングされた複数の第２のデルタシグマ変調信号（ＤＬ）がキャリア周波数で同相になるように行う。