PRINTED WIRING BOARD

• Main Authors: KIYA, Satoshi, TAKAHASHI, Kenji, SAKAI, Shoichiro
• Format: Patent
• Language: English; French; Japanese
• Published: 13.07.2023
• Subjects: CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS; PRINTED CIRCUITS

This printed wiring board includes: a first conductive pattern; a dielectric layer arranged so as to cover the first conductive pattern; a second conductive pattern arranged on the dielectric layer; and a plating layer. The dielectric layer has a thickness of 50-500 μm. Holes are formed in the dielectric layer to expose the first conductive pattern. The holes have an aspect ratio of 0.5-2.0. The plating layer is arranged at least on the inner wall surface of the holes and on the first conductive pattern exposed from the holes, and is electrically connected to the second conductive pattern. The plating layer disposed on the first conductive pattern exposed from the hole has a thickness greater than the thickness of the second conductive pattern. La présente invention concerne une carte de circuit imprimé qui comprend : un premier motif conducteur ; une couche diélectrique disposée de manière à recouvrir le premier motif conducteur ; un second motif conducteur disposé sur la couche diélectrique ; et une couche de placage. La couche diélectrique possède une épaisseur de 50 à 500 µm. Des trous sont formés dans la couche diélectrique pour faire apparaître le premier motif conducteur. Les trous ont un rapport d'aspect de 0,5 à 2,0. La couche de placage est disposée au moins sur la surface de paroi interne des trous et sur le premier motif conducteur visible par les trous, et est électriquement connectée au second motif conducteur. La couche de placage disposée sur le premier motif conducteur visible par le trou possède une épaisseur supérieure à celle du second motif conducteur. プリント配線板は、第１導電パターンと、第１導電パターンを覆うように配置されている誘電体層と、誘電体層上に配置されている第２導電パターンと、めっき層とを備えている。誘電体層の厚さは、５０μｍ以上５００μｍ以下である。誘電体層には、第１導電パターンを露出させる穴が形成されている。穴のアスペクト比は、０．５以上２．０以下である。めっき層は、少なくとも穴の内壁面上及び穴から露出している第１導電パターン上に配置されており、かつ第２導電パターンに電気的に接続されている。穴から露出している第１導電パターン上に配置されているめっき層の厚さは、第２導電パターンの厚さよりも大きい。