LOW POWER CACHE

• Main Authors: PATEL, Chintan S, KALYANASUNDHARAM, Vydhyanathan, WUU, John
• Format: Patent
• Language: English; French
• Published: 29.06.2023
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A cache includes an upstream port, a cache memory for storing cache lines each having a line width, and a cache controller. The cache controller is coupled to the upstream port and the cache memory. The upstream port transfers data words having a transfer width less than the line width. In response to a cache line fill, the cache controller selectively determines data bus inversion information for a sequence of data words having the transfer width, and stores the data bus inversion information along with selected inverted data words for the cache line fill in the cache memory. Une mémoire cache comprend un port amont, une mémoire cache pour stocker des lignes de mémoire cache ayant chacune une largeur de ligne, et un contrôleur de mémoire cache. Le contrôleur de mémoire cache est couplé au port amont et à la mémoire cache. Le port amont transfère des mots de données ayant une largeur de transfert inférieure à la largeur de ligne. En réponse à un remplissage de ligne de cache, le contrôleur de cache détermine sélectivement des informations d'inversion de bus de données pour une séquence de mots de données ayant la largeur de transfert, et stocke les informations d'inversion de bus de données conjointement avec des mots de données inversés sélectionnés pour le remplissage de ligne de cache dans la mémoire cache.