SIGNAL CONVERTER WITH DELAY ARCHITECTURE FOR CONCURRENT SIGNAL PROCESSING

• Main Authors: HASSANPOURGHADI, Mohsen, LIU, Juzheng, CHEN, Shuo-Wei
• Format: Patent
• Language: English; French
• Published: 22.06.2023
• Subjects: BASIC ELECTRONIC CIRCUITRY; CALCULATING; CODE CONVERSION IN GENERAL; CODING; COMPUTING; COUNTING; DECODING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRICITY; HOROLOGY; PHYSICS; TIME-INTERVAL MEASURING

Aspects of this technical solution can include a plurality of SAR TC stages configured to convert an input time signal to a digital code including a plurality of output signals each corresponding to a SAR TDC stage among the plurality of SAR TDC stages connected to an input of a following SAR TDC stage among the plurality of SAR TDC stages, where the SAR stage is controlled by a clock signal based on a delayed clock signal from a previous SAR TDC stage among the plurality of SAR TDC stages. Selon des aspects, la présente solution technique peut comprendre une pluralité d'étages TC SAR configurés pour convertir un signal temporel d'entrée en un code numérique comprenant une pluralité de signaux de sortie correspondant chacun à un étage TDC SAR parmi la pluralité d'étages TDC SAR connectés à une entrée d'un étage TDC SAR suivant parmi la pluralité d'étages TDC SAR, l'étage SAR étant commandé par un signal d'horloge sur la base d'un signal d'horloge retardé provenant d'un étage TDC SAR précédent parmi la pluralité d'étages TDC SAR.