REDUCING MEMORY POWER USAGE IN FAR MEMORY

• Main Authors: GREENFIELD, Zvika, KUO, Chia-Hung S, MUKKER, Anoop, GIHON, Arik, GANDIGA SHIVAKUMAR, Deepak, RUBINSTEIN, Asaf, AQRABAWI, Leo
• Format: Patent
• Language: English; French
• Published: 30.03.2023
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

Some embodiments include apparatuses and electrical models associated with the apparatus. One of the apparatuses includes a power control unit to monitor a power state of the apparatus for entry into a standby mode. The apparatus can include a two-level memory (2LM) hardware accelerator to, responsive to a notification from the power control unit of entry into the standby mode, flush dynamic random access memory (DRAM) content from a first memory part to a second memory part. The apparatus can include processing circuitry to determine memory utilization and move memory from a first memory portion to a second memory portion responsive to memory utilization exceeding a threshold. Other methods systems and apparatuses are described. Certains modes de réalisation concernent des appareils et des modèles électriques associés à l'appareil. L'un des appareils comprend une unité de commande de puissance servant à surveiller un état de puissance de l'appareil lié au passage dans un mode de veille. L'appareil peut comprendre un accélérateur matériel de mémoire à deux niveaux (2 LM) servant, en réponse à une notification de l'unité de commande de puissance de passage dans le mode de veille, à distribuer un contenu de mémoire vive dynamique (DRAM) d'une première partie de mémoire à une seconde partie de mémoire. L'appareil peut comprendre des circuits de traitement servant à déterminer l'utilisation de mémoire et à déplacer la mémoire d'une première partie mémoire à une seconde partie mémoire en réponse à une utilisation de mémoire dépassant un seuil. L'invention concerne d'autres procédés, systèmes et appareils.