MEMORY SYSTEM

• Main Authors: SHIGA Hidehiro, IKEGAMI Kazutaka, NAKAZAWA Shingo
• Format: Patent
• Language: English; French; Japanese
• Published: 23.02.2023
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES

This memory system is for realizing a reduction in power consumption and an increase in speed of a reading operation of the memory system. The memory system comprises: a source line; a j-layer string selection line; an i-layer first word line; an i-layer second word line; a select gate line of one layer divided into 2n segments; a plurality of memory pillars; and a control circuit. Each of the plurality of memory pillars includes a first string and a second string. The first string has a first transistor, an i number of first memory cells, and a j number of second memory cells. The first transistor, the i number of first memory cells, and the j number of second memory cells are electrically connected in series. The second string has a second transistor, an i number of third memory cells, and a j number of fourth memory cells. The second transistor, the i number of third memory cells, and the j number of fourth memory cells are electrically connected in series. In the second memory cells and the fourth memory cells, j is equal to or less than n. La présente invention concerne un système de mémoire qui permet de réaliser une réduction de la consommation d'énergie et une augmentation de la vitesse d'une opération de lecture du système de mémoire. Le système de mémoire comprend : une ligne de source ; une ligne de sélection de chaîne de couches j ; une ligne de premier mot de couche i ; une ligne de second mot de couche i ; une ligne de porte de sélection d'une couche divisée en 2n segments ; une pluralité de colonnes de mémoire ; et un circuit de commande. Chaque colonne de la pluralité de colonnes de mémoire comprend une première chaîne et une seconde chaîne. La première chaîne comprend un premier transistor, un nombre i de premières cellules de mémoire, et un nombre j de deuxièmes cellules de mémoire. Le premier transistor, le nombre i de premières cellules de mémoire, et le nombre j de deuxièmes cellules de mémoire sont électriquement connectés en série. La seconde chaîne comprend un second transistor, un nombre i de troisièmes cellules de mémoire et un nombre j de quatrièmes cellules de mémoire. Le second transistor, le nombre i de troisièmes cellules de mémoire, et le nombre j de quatrièmes cellules de mémoire sont électriquement connectés en série. Dans les deuxièmes cellules de mémoire et les quatrièmes cellules de mémoire, j est égal ou inférieur à n. メモリシステムにおける読み出し動作の低消費電力化及び高速化を実現するためのメモリシステムは、ソース線と、ｊ層のストリング選択線と、ｉ層の第１ワード線と、ｉ層の第２ワード線と、２ｎ個に分離された１層のセレクトゲート線と、複数のメモリピラーと、制御回路と、を有する。複数のメモリピラーの各々は、第１ストリングと第２ストリングとを有する。第１ストリングは、第１トランジスタ、ｉ個の第１メモリセル、及びｊ個の第２メモリセルを有し、第１トランジスタ、ｉ個の第１メモリセル、及びｊ個の第２メモリセルは電気的に直列に接続される。第２ストリングは、第２トランジスタ、ｉ個の第３メモリセル、及びｊ個の第４メモリセルを有し、第２トランジスタ、ｉ個の第３メモリセル、及びｊ個の第４メモリセルは電気的に直列に接続される。第２メモリセル及び第４メモリセルにおいて、ｊはｎ以下である。