ERROR CORRECTION CIRCUIT, ERROR CORRECTION METHOD, AND COMMUNICATION DEVICE

• Main Authors: ENDOH, Yasuyuki, IIZUKA, Masaaki
• Format: Patent
• Language: English; French; Japanese
• Published: 05.05.2022
• Subjects: BASIC ELECTRONIC CIRCUITRY; CODE CONVERSION IN GENERAL; CODING; DECODING; ELECTRIC COMMUNICATION TECHNIQUE; ELECTRICITY; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

An error correction circuit (20) according to the present invention includes: a first error correction processing circuit (21) which performs error correction processing in a row direction with respect to array data for which first encoding has been performed relative to the row direction; an error detection processing circuit (26) which performs error detection processing in a column direction with respect to the array data for which second encoding has been performed relative to the column direction; a correction bit likelihood calculation circuit (24) which refers to a bit corrected by the first error correction processing circuit (21) as a correction bit, and calculates the sum of likelihoods of the correction bits for each row; a high-likelihood row detection circuit (25) which detects rows of the array data in descending order of the sum of likelihoods of the correction bits for each row, which has been output from the correction bit likelihood calculation circuit (24); and a second error correction processing circuit (27) which corrects a bit where a column in which an error has been detected by the error detection processing circuit (26) intersects the row detected by the high-likelihood row detection circuit (25). The present invention can provide an error correction circuit capable of improving transmission characteristics while suppressing the circuit size. La présente invention concerne un circuit de correction d'erreur (20) qui comprend : un premier circuit de traitement de correction d'erreur (21) qui effectue un traitement de correction d'erreur dans une direction de rangée par rapport à des données de réseau pour lesquelles un premier codage a été effectué par rapport à la direction de rangée ; un circuit de traitement de détection d'erreur (26) qui effectue un traitement de détection d'erreur dans une direction de colonne par rapport aux données de réseau pour lesquelles un deuxième codage a été effectué par rapport à la direction de colonne ; un circuit de calcul de probabilité de bit de correction (24) qui se réfère à un bit corrigé par le premier circuit de traitement de correction d'erreur (21) en tant que bit de correction, et calcule la somme des probabilités des bits de correction pour chaque rangée ; un circuit de détection de rangée à haute probabilité (25) qui détecte des rangées des données de réseau dans l'ordre décroissant de la somme des probabilités des bits de correction pour chaque rangée, qui a été délivrée par le circuit de calcul de probabilité de bit de correction (24) ; et un deuxième circuit de traitement de correction d'erreur (27) qui corrige un bit où une colonne dans laquelle une erreur a été détectée par le circuit de traitement de détection d'erreur (26) coupe la rangée détectée par le circuit de détection de rangée à haute probabilité (25). La présente invention peut fournir un circuit de correction d'erreur capable d'améliorer les caractéristiques de transmission tout en supprimant la taille du circuit. 本発明の誤り訂正回路（２０）は、行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行う第１の誤り訂正処理回路（２１）と、列方向に対して第２の符号化を行った配列データに対して列方向に誤り検出処理を行う誤り検出処理回路（２６）と、第１の誤り訂正処理回路（２１）で訂正されたビットに関して訂正ビットと称し、行毎に訂正ビットの尤度の和を算出する訂正ビット尤度算出回路（２４）と、訂正ビット尤度算出回路（２４）から出力された行毎の訂正ビットの尤度の和が高い順に、配列データの行を検出する高尤度行検出回路（２５）と、誤り検出処理回路（２６）において誤りが検出された列と高尤度行検出回路（２５）で検出された行とが交差するビットを訂正する第２の誤り訂正処理回路（２７）とを有する。回路規模を抑えつつ伝送特性を向上することができる誤り訂正回路を提供することができる。