FORWARD ERROR CORRECTION AND CYCLIC REDUNDANCY CHECK MECHANISMS FOR LATENCY-CRITICAL COHERENCY AND MEMORY INTERCONNECTS

• Main Authors: DAS SHARMA, Debendra, CHOUDHARY, Swadesh
• Format: Patent
• Language: English; French
• Published: 24.03.2022
• Subjects: ELECTRIC COMMUNICATION TECHNIQUE; ELECTRICITY; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

Systems, methods, and apparatuses can include transmission-side protocol stack circuitry comprising first cyclic redundancy check (CRC) circuitry to determine first CRC code for a first set of information and to determine second CRC code for a second set of information; and Flit encoding circuitry to encode a first portion of a Flit with the first set of information and the first CRC code, the Flit encoding circuitry to encode a second portion of the Flit with the second set of information and the second CRC code. Receiver-side protocol stack circuitry can include a low-latency path comprising first CRC check circuitry to perform a CRC check on a first portion of a received Flit. Receiver-side protocol stack circuitry can include a non-low-latency path comprising forward error correction (FEC) decoder circuitry to perform FEC on received Flits, and second CRC check circuitry to perform CRC check on received Flits that pass FEC. Des systèmes, des procédés et des appareils peuvent comprendre : des circuits à piles de protocoles côté transmission comportant des premiers circuits de contrôle de redondance cyclique (CRC) destinés à déterminer un premier code CRC pour un premier ensemble d'informations et à déterminer un second code CRC pour un second ensemble d'informations ; et des circuits de codage d'une flit (unité de commande de flux) destinés à coder une première partie d'une flit avec le premier ensemble d'informations et le premier code CRC, les circuits de codage d'une flit étant destinés à coder une seconde partie de la flit avec le second ensemble d'informations et le second code CRC. Des circuits à piles de protocoles côté récepteur peuvent comporter un trajet à faible latence contenant des premiers circuits de contrôle CRC destinés à effectuer un contrôle CRC sur une première partie d'une flit reçue. Des circuits à piles de protocoles côté récepteur peuvent comporter un trajet qui n'est pas à faible latence contenant des circuits de décodeur de correction d'erreur directe (FEC) destinés à effectuer une FEC sur des flits reçues et des seconds circuits de contrôle CRC destinés à effectuer un contrôle CRC sur des flits reçues subissant avec succès la FEC.