CORE-TO-CORE CACHE STASHING AND TARGET DISCOVERY

• Main Authors: RANDALL, Joshua, MATHEWSON, Bruce James, RICO CARRO, Alejandro, JOAO, Jose Alberto, MUCK, Tiago Rogerio
• Format: Patent
• Language: English; French
• Published: 02.12.2021
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A method and apparatus is disclosed for transferring data from a first processor core to a second processor core. The first processor core executes a stash instruction having a first operand associated with a data address of the data. A second processor core is determined to be a stash target for a stash message, based on the data address or a second operand. A stash message is sent to the second processor core, notifying the second processor core of the written data. Responsive to receiving the stash message, the second processor core can opt to store the data in its cache. The data may be included in the stash message or retrieved in response to a read request by the second processing core. The second processor core may be determined by prediction based, at least in part, on monitored data transactions. L'invention concerne un procédé et un appareil pour transférer des données d'un premier cœur de processeur à un second cœur de processeur. Le premier cœur de processeur exécute une instruction d'attribution de ligne de mise en mémoire cache ayant un premier opérande associé à une adresse de données des données. Un second cœur de processeur est déterminé comme étant une cible d'attribution de ligne de mise en mémoire cache pour un message d'attribution de ligne de mise en mémoire cache, sur la base de l'adresse de données ou d'un second opérande. Un message d'attribution de ligne de mise en mémoire cache est envoyé au second cœur de processeur, notifiant au second cœur de processeur des données écrites. En réponse à la réception du message d'attribution de ligne de mise en mémoire cache, le second cœur de processeur peut choisir de stocker les données dans sa mémoire cache. Les données peuvent être incluses dans le message d'attribution de ligne de mise en mémoire cache ou récupérées en réponse à une demande de lecture par le second cœur de processeur. Le second cœur de processeur peut être déterminé par prédiction, au moins en partie sur la base de transactions de données surveillées.