SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE

• Main Authors: FUKUNAGA Taro, NAKAMURA Toshihiro, IIDA Masahisa
• Format: Patent
• Language: English; French; Japanese
• Published: 19.08.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

In a semiconductor integrated circuit device (100), first and second IO cell columns (11, 12) are disposed in an IO region (2) on a chip (1). An IO cell (10) of the first IO cell column (11) has a lager plane area than that of an IO cell (20) of the second IO cell column (12). Pads (6) connected to the IO cells (10) of the first IO cell column (11) are closer to an outer side (1a) of the chip (1) than any pads (6) connected to the IO cells (20) of the second IO cell column (12). Dans un dispositif de circuit intégré à semi-conducteur (100), des première et seconde colonnes de cellules E/S (11 12) sont disposées dans une région E/S (2) sur une puce (1). Une cellule E/S (10) de la première colonne de cellules E/S (11) présente une surface de plan plus grande que celle d'une cellule E/S (20) de la seconde colonne de cellules E/S (12). Des pastilles (6) reliées aux cellules E/S (10) de la première colonne de cellules E/S (11) sont plus proches d'un côté externe (1a) de la puce (1) que de n'importe quelles pastilles (6) reliées aux cellules E/S (20) de la seconde colonne de cellules E/S (12). 半導体集積回路装置（１００）において、チップ（１）上のＩＯ領域（２）に、第１および第２ＩＯセル列（１１，１２）が配置されている。第１ＩＯセル列（１１）のＩＯセル（１０）は、第２ＩＯセル列（１２）のＩＯセル（２０）よりも平面積が大きい。第１ＩＯセル列（１１）のＩＯセル（１０）と接続された各パッド（６）は、第２ＩＯセル列（１２）のＩＯセル（２０）と接続されたいずれのパッド（６）よりも、チップ（１）の外辺（１ａ）に近い。