MEMORY MODULE MUTIPLE PORT BUFFER TECHNIQUES

The present disclosure provides techniques for using a multiple-port buffer to improve a transaction rate of a memory module. In an example, a memory module can include a circuit board having an external interface, first memory devices mounted to the circuit board, and a first multiple-port buffer c...

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Main Authors GIBBONS, Jasper S, ROSS, Frank F, PRATHER, Matthew A, STEWART, Daniel Benjamin, ROONEY, Randall J, KEETH, Brent
Format Patent
LanguageEnglish
French
Published 08.07.2021
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Summary:The present disclosure provides techniques for using a multiple-port buffer to improve a transaction rate of a memory module. In an example, a memory module can include a circuit board having an external interface, first memory devices mounted to the circuit board, and a first multiple-port buffer circuit mounted to the circuit board. The first multiple-port buffer circuit can include a first port coupled to data lines of the external interface, the first port configured to operate at a first transaction rate, a second port coupled to data lines of a first plurality of the first memory devices, and a third port coupled to data lines of a second plurality of the first memory devices. The second and third ports can be configured to operate at a second transaction rate, wherein the second transaction rate is slower than the first transaction rate. La présente divulgation concerne des techniques d'utilisation d'un tampon à ports multiples pour améliorer un débit de transaction d'un module de mémoire. Dans un exemple, un module de mémoire peut comprendre une carte de circuit imprimé comprenant une interface externe, de premiers dispositifs de mémoire montés sur la carte de circuit imprimé, et un premier circuit tampon à ports multiples monté sur la carte de circuit imprimé. Le premier circuit tampon à ports multiples peut comprendre un premier port couplé à des lignes de données de l'interface externe, le premier port étant configuré pour fonctionner à un premier débit de transaction, un second port couplé à des lignes de données d'une première pluralité des premiers dispositifs de mémoire, et un troisième port couplé à des lignes de données d'une seconde pluralité des premiers dispositifs de mémoire. Les second et troisième ports peuvent être configurés pour fonctionner à un second débit de transaction, le second débit de transaction étant plus lent que le premier débit de transaction.
Bibliography:Application Number: WO2020US67447