ARBITRATION SCHEME FOR COHERENT AND NON-COHERENT MEMORY REQUESTS

• Main Authors: BRANOVER, Alexander J, TSIEN, Benjamin, ARORA, Sonu
• Format: Patent
• Language: English; French
• Published: 24.06.2021
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A processor in a system is responsive to a coherent memory request buffer having a plurality of entries to store coherent memory requests from a client module and a non-coherent memory request buffer having a plurality of entries to store non-coherent memory requests from the client module. The client module buffers coherent and non-coherent memory requests and releases the memory requests based on one or more conditions of the processor or one of its caches. The memory requests are released to a central data fabric and into the system based on a first watermark associated with the coherent memory buffer and a second watermark associated with the non-coherent memory buffer. Selon l'invention, un processeur dans un système peut réagir à un tampon cohérent de demandes de mémoire comprenant une pluralité d'entrées pour stocker des demandes de mémoire cohérente provenant d'un module client et à un tampon non cohérent de demandes de mémoire comprenant une pluralité d'entrées pour stocker des demandes de mémoire non cohérente provenant du module client. Le module client met en tampon des demandes de mémoire cohérente et non cohérente et libère les demandes de mémoire d'après une ou plusieurs conditions du processeur ou de l'un de ses caches. Les demandes de mémoire sont libérées vers un maillage central de données et jusque dans le système d'après un premier filigrane associé au tampon de mémoire cohérent et un second filigrane associé au tampon de mémoire non cohérent.