SYSTEMS AND METHODS FOR IMPLEMENTING REDUNDANCY FOR TILE-BASED INTELLIGENCE PROCESSING COMPUTING ARCHITECTURE

A system and method for virtually addressing an array of accelerator tiles of a mixed- signal integrated circuit includes testing each of a plurality of distinct matrix multiply accelerator (MMA) tiles of a grid of MMA tiles, the grid of MMA tiles being defined by the plurality of distinct grid of M...

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Main Authors SESHAN, Natarajan, GARIBAY, Raul, SCHULER, Sergio, ZAIDI, Zainab, FICK, David, PARIKH, Malav
Format Patent
LanguageEnglish
French
Published 03.06.2021
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Summary:A system and method for virtually addressing an array of accelerator tiles of a mixed- signal integrated circuit includes testing each of a plurality of distinct matrix multiply accelerator (MMA) tiles of a grid of MMA tiles, the grid of MMA tiles being defined by the plurality of distinct grid of MMA tiles being arranged in a plurality of rows and a plurality of columns along an integrated circuit, each of the plurality of distinct MMA tiles within the grid of MMA tiles having a distinct physical address on the integrated circuit; identifying one or more defective MMA tiles within the grid of MMA tiles based on the testing; and configuring the grid of MMA tiles with a plurality of virtual addresses for routing data to or routing data from one or more non-defective MMA tiles of grid of MMA tiles based on identifying the one or more defective MMA tiles. L'invention concerne un système et un procédé pour adresser virtuellement un réseau de tuiles d'accélérateur d'un circuit intégré à signal mixte, qui comprennent le test de chacune d'une pluralité de tuiles d'accélérateurs de multiplication de matrice distincts (MMA) d'une grille de tuiles de MMA, la grille de tuiles de MMA étant définie par l'agencement de la pluralité de grilles distinctes de tuiles de MMA en une pluralité de rangées et en une pluralité de colonnes le long d'un circuit intégré, chaque tuile de la pluralité de tuiles de MMA distinctes à l'intérieur de la grille de tuiles de MMA ayant une adresse physique distincte sur le circuit intégré ; l'identification d'une ou de plusieurs tuiles de MMA défectueuses dans la grille de tuiles de MMA sur la base du test ; et la configuration de la grille de tuiles de MMA avec une pluralité d'adresses virtuelles pour router des données vers ou en provenance d'une ou de plusieurs tuiles de MMA non défectueuses de la grille de tuiles de MMA sur la base de l'identification de la ou des tuiles de MMA défectueuses.
Bibliography:Application Number: WO2020US58673