SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE

• Main Author: TANAKA Hidetoshi
• Format: Patent
• Language: English; French; Japanese
• Published: 14.05.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

In this semiconductor integrated circuit device, provided is a configuration by which it is possible to sufficiently suppress the occurrence of a latch-up phenomenon. In an output circuit, an output transistor (P1) is placed separated from an ESD protective diode (D1) connected to an external output terminal, and protective resistors (R1) are placed therebetween. The protective resistors (R1) are formed divided into a plurality of resistance regions (21), and taps that supply a power supply voltage to a substrate or a well are formed between resistance regions (21). By the time the noise applied to the external output terminal reaches the output transistor (P1), it is attenuated by the protective resistors (R1) and is absorbed via the taps. La présente invention concerne, dans ce dispositif de circuit intégré à semi-conducteur, une configuration par laquelle il est possible de supprimer suffisamment l'apparition d'un phénomène de verrouillage. Dans un circuit de sortie, un transistor de sortie (P1) est placé séparé d'une diode de protection ESD (D1) connectée à une borne de sortie externe, et des résistances de protection (R1) sont placées entre celles-ci. Les résistances de protection (R1) sont formées divisées en une pluralité de régions de résistance (21), et des prises qui fournissent une tension d'alimentation à un substrat ou un puits sont formées entre des régions de résistance (21). Le bruit appliqué à la borne de sortie externe atteint le transistor de sortie (P1), il est atténué par les résistances de protection (R1) et est absorbé par les prises. 半導体集積回路装置について、ラッチアップ現象の発生を十分に抑制することが可能な構成を提供する。出力回路において、出力トランジスタ（Ｐ１）は外部出力端子に接続されたＥＳＤ保護ダイオード（Ｄ１）から離間して配置されており、その間に保護抵抗（Ｒ１）が配置されている。保護抵抗（Ｒ１）は複数の抵抗領域（２１）に分かれて形成されており、抵抗領域（２１）同士の間に、基板またはウェルに電源電圧を供給するタップが形成されている。外部出力端子に印加されたノイズは、出力トランジスタ（Ｐ１）に達するまでに、保護抵抗（Ｒ１）によって減衰され、タップを介して吸収される。