SEMICONDUCTOR DEVICE

• Main Authors: HIRANO Hiroshige, ITO Yutaka
• Format: Patent
• Language: English; French; Japanese
• Published: 22.10.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

This semiconductor device is provided with a wiring layer (16) patterned on a substrate 1 and including seed layers (2, 3), and an electroless plating layer (17) covering an upper surface and a side surface of the wiring layer (16). A layer-structured pattern including the wiring layer (16) and the electroless plating layer (17) includes at least one first region (21) in which a connection point of solder is formed, and at least one second region (22) which is formed so as to surround the at least one first region (21) with a gap from the first region (21). L'invention concerne un dispositif à semi-conducteur comprenant une couche de câblage (16) à motifs sur un substrat 1 et comprenant des couches de germe (2, 3), et une couche de placage autocatalytique (17) recouvrant une surface supérieure et une surface latérale de la couche de câblage (16). Un motif structuré en couches comprenant la couche de câblage (16) et la couche de placage autocatalytique (17) comprend au moins une première région (21) dans laquelle un point de connexion de brasure est formé, et au moins une seconde région (22) qui est formée de manière à entourer l'au moins une première région (21) avec un espace à partir de la première région (21). 半導体装置は、基板１上にパターニングされた、シード層（２、３）を含む配線層（１６）と、配線層（１６）の上面及び側面を覆う無電解めっき層（１７）とを備える。配線層（１６）及び無電解めっき層（１７）を含む層構造のパターンは、半田による接続点が形成される少なくとも一つの第１領域（２１）と、当該少なくとも一つの第１領域（２１）を囲むように、第１領域（２１）とは隙間を置いて形成された少なくとも一つの第２領域（２２）とを含む。