METHOD FOR IMPLEMENTING AN INTEGRATED CIRCUIT COMPRISING A RANDOM-ACCESS MEMORY-IN-LOGIC

• Main Authors: PRABHU, Hemanth, MOHAMMADI, Babak
• Format: Patent
• Language: English; French
• Published: 17.09.2020
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

The present disclosure relates to a computer-implemented method for implementing an integrated circuit comprising at least one random-access memory, the method comprising the steps of: defining a plurality of memory portions of the random-access memory and obtaining sizes of the memory portions; for each memory portion, generating a memory cell array block, the memory cell array blocks corresponding to the sizes of the memory portions, wherein instances of the memory cell array blocks are inferred into a description of the integrated circuit in a hardware description language; for each memory cell array block, generating timing models and physical models; synthesizing the description of the integrated circuit in the hardware description language, including peripheral logic for the memory cell array blocks, to a schematic representation of circuit elements; placing the circuit elements, including the memory cell array blocks and the peripheral logic, on the integrated circuit and routing wires between the circuit elements taking into account the timing models and physical models of the memory cell array blocks. The disclosure further relates to an integrated circuit, comprising: a plurality of memory portions of a random-access memory, wherein each memory portion comprises a memory cell array block without, or partly without, peripheral logic; peripheral logic for each of the memory cell array block implemented as standard cells, wherein the memory cell array blocks and the peripheral logic are distributed over the circuit. La présente invention concerne un procédé mis en œuvre par ordinateur pour mettre en œuvre un circuit intégré comprenant au moins une mémoire à accès aléatoire, le procédé comprenant les étapes suivantes : définir une pluralité de parties de mémoire de la mémoire à accès aléatoire et obtenir des tailles des parties de mémoire ; pour chaque partie de mémoire, générer un bloc de matrice de cellules de mémoire, les blocs de matrice de cellules de mémoire correspondant aux tailles des parties de mémoire, les instances des blocs de matrice de cellules de mémoire étant inférées dans une description du circuit intégré dans un langage de description de matériel ; pour chaque bloc de matrice de cellules de mémoire, générer des modèles de synchronisation et des modèles physiques ; synthétiser la description du circuit intégré dans le langage de description de matériel, comprenant une logique périphérique pour les blocs de matrice de cellules de mémoire, en une représentation schématique d'éléments de circuit ; placer les éléments de circuit, comprenant les blocs de matrice de cellules de mémoire et la logique périphérique, sur le circuit intégré et acheminer des fils entre les éléments de circuit en tenant compte des modèles de synchronisation et des modèles physiques des blocs de matrice de cellules de mémoire. L'invention concerne en outre un circuit intégré, comprenant : une pluralité de parties de mémoire d'une mémoire à accès aléatoire, chaque partie de mémoire comprenant un bloc de matrice de cellules de mémoire sans, ou partiellement sans, une logique périphérique ; une logique périphérique pour chacun des blocs de matrice de cellules de mémoire mis en œuvre en tant que cellules standard, les blocs de matrice de cellules de mémoire et la logique périphérique étant répartis sur le circuit.