MEMORY DEVICE

The present invention improves the yield of a memory device. A memory device according to one embodiment of the present invention is provided with: a substrate 100; a structure 50 which is superposed on the substrate 100, while comprising a plurality of conductive layers 70; and a pillar MP which is...

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Main Authors HAMADA, Tatsufumi, OSHIMA, Yasunori, UCHIMURA, Yasuhiro, SOTOME, Shinichi, KUKI, Tomohiro, ARISUMI, Osamu
Format Patent
LanguageEnglish
French
Japanese
Published 26.12.2019
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Summary:The present invention improves the yield of a memory device. A memory device according to one embodiment of the present invention is provided with: a substrate 100; a structure 50 which is superposed on the substrate 100, while comprising a plurality of conductive layers 70; and a pillar MP which is provided within the structure 50, while comprising a semiconductor layer 82 that extends in a direction that is perpendicular to the surface of the substrate 100. The semiconductor layer 82 comprises a first portion 820 and a second portion 824 that is positioned between the first portion 820 and the substrate 100; and the film thickness T1 of the first portion 820 is thicker than the film thickness T2 of the second portion 822. La présente invention améliore le rendement d'un dispositif de mémoire. Un dispositif de mémoire selon un mode de réalisation de la présente invention comporte : un substrat 100 ; une structure 50 qui est superposée sur le substrat 100, tout en comprenant une pluralité de couches conductrices 70 ; et un pilier MP qui est disposé à l'intérieur de la structure 50, tout en comprenant une couche semi-conductrice 82 qui s'étend dans une direction qui est perpendiculaire à la surface du substrat 100. La couche semi-conductrice 82 comprend une première partie 820 et une seconde partie 824 qui est positionnée entre la première partie 820 et le substrat 100 ; et l'épaisseur de film T1 de la première partie 820 est plus épaisse que l'épaisseur de film T2 de la seconde partie 822. メモリデバイスの歩留まりを向上する。 実施形態のメモリデバイスは、基板100と、基板100上に積層された複数の導電層70を含む構造体50と、構造体50内に設けられ、基板100の表面に対して垂直方向に延在する半導体層82を含むピラーMPと、備え、半導体層82は、第1の部分820と、第1の部分820と基板100との間の第2の部分824と、を含み、第1の部分820の膜厚T1は、前記第2の部分822の膜厚T2より厚い。
Bibliography:Application Number: WO2018JP44241