BARRIER REDUCTION DURING CODE TRANSLATION

• Main Authors: KISHAN, Arun Upadhyaya, DANG, Clarence Siu Yeen
• Format: Patent
• Language: English; French
• Published: 25.04.2019
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

Reducing emission of barriered instructions when translating processor instructions between instruction set architectures (ISA's). Embodiments include obtaining block(s) of processor instructions formatted according to a first processor ISA. The block(s) include an instruction that performs a memory operation whose execution order is constrained based on a hardware memory model of the first processor ISA. Based on an analysis of the block(s) of processor instructions, it is determined that the memory operation of the at least one instruction can be made order-independent in a hardware memory model of a second processor ISA. Based on the determination, one or more unbarriered processor instructions that are formatted according to the second processor ISA are emitted. The unbarriered processor instruction(s) are structured to perform the memory operation without ordering constraint. La présente invention vise à réduire l'émission d'instructions à barrière lors de la traduction d'instructions de processeur entre des architectures de jeu d'instructions (ISA). Des modes de réalisation comprennent l'obtention d'un ou de plusieurs blocs d'instructions de processeur formatées selon un premier processeur ISA. Lesdits blocs comprennent une instruction qui effectue une opération de mémoire dont l'ordre d'exécution est contraint sur la base d'un modèle matériel de mémoire du premier processeur ISA. L'analyse desdits blocs d'instructions de processeur permet de déterminer que l'opération de mémoire de ladite instruction peut être rendue indépendante de l'ordre dans un modèle matériel de mémoire d'un second processeur ISA. Sur la base de la détermination, une ou plusieurs instructions de processeur sans barrière, qui sont formatées selon le second processeur ISA, sont émises. Lesdites instructions de processeur sans barrière sont structurées de manière à effectuer l'opération de mémoire sans contrainte d'ordonnancement.