INPUT CIRCUIT

• Main Author: IIDA Masahisa
• Format: Patent
• Language: English; French; Japanese
• Published: 02.11.2017
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

In order to suppress signal propagation delay at the falling edge of an input signal, an NMOS transistor (M1) is connected between an input terminal (1) that receives a 3.3 V amplitude signal and an input of an inverter (INV1), a first PMOS transistor (M2) having low drive capability and a second PMOS transistor (M4) having high drive capability are parallel-connected between a power supply terminal (VDD18) that supplies 1.8 V and a gate of the NMOS transistor (M1), a gate of the first PMOS transistor (M2) is connected to the input of the inverter (INV1), and a gate of the second PMOS transistor (M4) is connected to an output of the inverter (INV1). La présente invention a pour but de supprimer un retard de propagation de signal au niveau du front de descente d'un signal d'entrée. Un transistor NMOS (M1) est connecté entre une borne d'entrée (1) qui reçoit un signal d'amplitude de 3,3 V et une entrée d'un inverseur (INV1), un premier transistor PMOS (M2), ayant une capacité de commande faible, et un second transistor PMOS (M4), ayant une capacité de commande élevée, sont connectés en parallèle entre une borne d'alimentation électrique (VDD18) qui fournit 1,8 V et une grille du transistor NMOS (M1), une grille du premier transistor PMOS (M2) est connectée à l'entrée de l'inverseur (INV1), et une grille du second transistor PMOS (M4) est connectée à une sortie de l'inverseur (INV1). 入力信号の立ち下がり時における信号伝搬遅延を抑制するように、３．３Ｖ振幅の信号を受ける入力端子（１）とインバータ（ＩＮＶ１）の入力との間にＮＭＯＳトランジスタ（Ｍ１）が接続され、１．８Ｖを供給する電源端子（ＶＤＤ１８）とＮＭＯＳトランジスタ（Ｍ１）のゲートとの間に、駆動能力の低い第１のＰＭＯＳトランジスタ（Ｍ２）と、駆動能力の高い第２のＰＭＯＳトランジスタ（Ｍ４）とが並列接続され、第１のＰＭＯＳトランジスタ（Ｍ２）のゲートがインバータ（ＩＮＶ１）の入力に、第２のＰＭＯＳトランジスタ（Ｍ４）のゲートがインバータ（ＩＮＶ１）の出力にそれぞれ接続されている。