ACTIVE MATRIX SUBSTRATE, AND LIQUID CRYSTAL DISPLAY DEVICE PROVIDED WITH ACTIVE MATRIX SUBSTRATE

• Main Authors: TAGAWA Akira, IWASE Yasuaki, WATANABE Takuya, YOSHIDA Tokuo, HARA Kengo
• Format: Patent
• Language: English; French; Japanese
• Published: 08.09.2017
• Subjects: ADVERTISING; ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICESUSING STATIC MEANS TO PRESENT VARIABLE INFORMATION; BASIC ELECTRIC ELEMENTS; CRYPTOGRAPHY; DEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH ISMODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THEDEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY,COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g.SWITCHING, GATING, MODULATING OR DEMODULATING; DISPLAY; DISPLAYING; EDUCATION; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; FREQUENCY-CHANGING; LABELS OR NAME-PLATES; NON-LINEAR OPTICS; OPTICAL ANALOGUE/DIGITAL CONVERTERS; OPTICAL LOGIC ELEMENTS; OPTICS; PHYSICS; SEALS; SEMICONDUCTOR DEVICES; SIGNS; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF

This active matrix substrate is provided with a gate driver including a plurality of levels of shift registers (240). Each of the shift registers is provided with: a plurality of oxide semiconductor TFTs; a first input terminal which receives a set signal; a second input terminal which receives a clock signal CK; a third input terminal which receives a clear signal CLR; and an output terminal which outputs a gate output signal to one of a plurality of gate bus lines. The high level-side electric potentials of the clock signal and the clear signal are the same. The low level-side electric potentials of the clock signal and the clear signal are also the same. The plurality of oxide semiconductor TFTs include a first TFT (101) having a back gate structure. A main gate electrode of the first TFT (101) is connected to the third input terminal or a negative-side power supply voltage VSS. The electric potential of a back gate electrode is set to a positive-side power supply voltage VDD or ground electric potential. Ce substrat à matrice active est pourvu d'un circuit d'attaque de grille comportant une pluralité de niveaux de registres à décalage (240). Chacun des registres à décalage comprend une pluralité de TFT à oxydes semi-conducteurs; une première borne d'entrée qui reçoit un signal de réglage; une deuxième borne d'entrée qui reçoit un signal d'horloge CK; une troisième borne d'entrée qui reçoit un signal d'effacement CLR; et une borne de sortie qui émet un signal de sortie de grille vers l'une des lignes de bus de grille d'une pluralité de lignes de bus de grille. Les potentiels électriques côté niveau élevé du signal d'horloge et du signal d'effacement sont identiques. Les potentiels électriques côté niveau bas du signal d'horloge et du signal d'effacement sont également identiques. La pluralité de TFT à oxydes semi-conducteurs comprennent un premier TFT (101) pourvu d'une structure de grille arrière. Une électrode de grille principale du premier TFT (101) est reliée à la troisième borne d'entrée ou à une tension d'alimentation électrique côté négatif VSS. Le potentiel électrique d'une électrode de grille arrière est réglé à une tension d'alimentation électrique côté positif VDD ou au potentiel électrique de terre. アクティブマトリクス基板は、複数段のシフトレジスタ（２４０）を含むゲートドライバを備え、シフトレジスタのそれぞれは、複数の酸化物半導体ＴＦＴと、セット信号を受け取る第１入力端子と、クロック信号ＣＫを受け取る第２入力端子と、クリア信号ＣＬＲを受け取る第３入力端子と、複数のゲートバスラインの１つにゲート出力信号を出力する出力端子とを有し、クロック信号およびクリア信号におけるハイレベル側の電位は同じであり、かつ、クロック信号およびクリア信号におけるローレベル側の電位も同じであり、複数の酸化物半導体ＴＦＴは、バックゲート構造を有する第１のＴＦＴ（１０１）を含み、第１のＴＦＴ（１０１）の主ゲート電極は第３入力端子または負側電源電圧ＶＳＳに接続され、バックゲート電極の電位は正側電源電圧ＶＤＤまたはグラウンド電位に設定されている。