SEMICONDUCTOR STORAGE DEVICE

• Main Author: FUTATSUYAMA, Takuya
• Format: Patent
• Language: English; French; Japanese
• Published: 20.07.2017
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A semiconductor storage device of an embodiment is provided with a row decoder and a memory cell array equipped with a first block. The first block is provided with a first region CEL, a second region WLHU adjacent to the first region CEL in a first direction (Y-direction), and a third region CNCT for connecting the first region CEL and the second region WLHU. The memory cell array is further equipped with: a first insulating layer 730 burying a first trench DY between the first region CEL and the second region WLHU and making contact with the third region CNCT; a first contact plug CP12 provided in the first insulating layer 730 and electrically connected to the row decoder; and a first wiring layer IC1 for connecting a select gate line SGD and the first contact plug CP12. Un dispositif de stockage à semi-conducteur selon un mode de réalisation comprend un décodeur de rangée et un réseau de cellules de mémoire équipé d'un premier bloc. Le premier bloc est pourvu d'une première région CEL, d'une deuxième région WLHU adjacente à la première région CEL dans une première direction (direction Y), et d'une troisième région CNCT destinée à connecter la première région CEL et la deuxième région WLHU. Le réseau de cellules de mémoire est en outre équipé : d'une première couche isolante 730 enterrant une première tranchée DY entre la première région CEL et la deuxième région WLHU et entrant en contact avec la troisième région CNCT ; d'une première fiche de contact CP12 ménagée dans la première couche isolante 730 et électriquement connectée au décodeur de rangée ; et d'une première couche de câblage IC1 permettant de connecter une ligne de grille de sélection SGD et la première fiche de contact CP12. 一実施形態の半導体記憶装置は、ロウデコーダと、第１ブロックを備えたメモリセルアレイとを具備する。第１ブロックは、第１領域CELと、第１方向(Y方向)で第１領域CELと隣り合う第２領域WLHUと、第１領域CELと第２領域WLHUとを接続する第３領域CNCTとを備える。メモリセルアレイは、第１領域CELと第２領域WLHUとの間の第１の溝DYを埋め込み、第３領域CNCTに接する第１絶縁層730と、第１絶縁層730中に設けられ、ロウデコーダに電気的に接続される第１コンタクトプラグCP12と、セレクトゲート線SGDと第１コンタクトプラグCP12とを接続する第１配線層IC1とを更に備える。