PROCESSING DEVICE AND PROCESSING SYSTEM

• Main Author: OGIHARA Tomoharu
• Format: Patent
• Language: English; French; Japanese
• Published: 05.01.2017
• Subjects: AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATIONOF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES; BASIC ELECTRONIC CIRCUITRY; ELECTRICITY

An FPGA portion 21 connected to an oscillator 31 which outputs a first clock is provided with: a PLL circuit 22 which outputs a second clock having a frequency that is a certain proportion of the frequency of the first clock, and which outputs a lock signal (detection signal); an input/output monitoring portion 23 which outputs an abnormality signal if the clock frequencies of the second clock and first clock signals are in an abnormal state; and an initializing portion which outputs a reset signal if the lock signal indicates an abnormal state or if the abnormality signal is output from the input/output monitoring portion 23. Une partie de FPGA (21) connectée à un oscillateur (31) qui génère en sortie un premier signal d'horloge comprend: un circuit PLL (22) qui génère en sortie un second signal d'horloge ayant une fréquence qui est une certaine proportion de la fréquence de la première horloge, et qui génère en sortie un signal de verrouillage (signal de détection) ; une portion de surveillance d'entrée/sortie (23) qui génère en sortie un signal d'anomalie si les fréquences d'horloge de la seconde horloge et des premiers signaux d'horloge sont dans un état anormal; et une partie d'initialisation qui génère en sortie un signal de remise à zéro si le signal de verrouillage indique un état anormal ou si le signal d'anomalie est généré en sortie par la portion de surveillance d'entrée/sortie (23). 第１クロックを出力する発振器３１に接続されたＦＰＧＡ部２１は、第１クロックの周波数に対し所定比の周波数を有する第２クロックを出力すると共にロック信号（検出信号）出力するＰＬＬ回路２２と、第２クロックと第１クロック信号のクロック周波数が異常な状態の際に異常信号を出力する入出力監視部２３と、前記ロック信号が異常状態を示す場合または入出力監視部２３から前記異常信号が出力された際にリセット信号を出力する初期化部と、を具備する。