BALANCING PROGRAMMING SPEEDS OF MEMORY CELLS IN A 3D STACKED MEMORY

• Main Authors: MUI, Man L, DONG, Yingda, SUN, Yongke
• Format: Patent
• Language: English; French
• Published: 29.12.2016
• Subjects: INFORMATION STORAGE; PHYSICS; STATIC STORES

Programming techniques for a three-dimensional stacked memory device provide compensation for different intrinsic programming speeds of different groups of memory cells based on the groups' locations relative to the edge of a word line layer. A larger distance from the edge is associated with a faster programming speed. In one approach, the programming speeds are equalized by elevating a bit line voltage for the faster programming memory cells. Offset verify voltages which trigger a slow programming mode by elevating the bit line voltage can also be set based on the group locations. A programming speed can be measured during programming for a row or other group of cells to set the bit line voltage and/or the offset verify voltages. The compensation for the faster programming memory cells can also be based on their speed relative to the slower programming memory cells. L'invention concerne des techniques de programmation pour un dispositif de mémoire empilée tridimensionnelle qui fournissent une compensation pour différentes vitesses de programmation intrinsèques de différents groupes de cellules mémoire sur la base des emplacements des groupes par rapport au bord d'une couche de ligne de mot. Une plus grande distance par rapport au bord est associée à une vitesse de programmation plus rapide. Selon une approche, les vitesses de programmation sont égalisées en élevant une tension de ligne de bit pour les cellules de mémoire à programmation plus rapide. Des tensions de vérification de décalage qui déclenchent un mode de programmation lent par élévation de la tension de la ligne de bit peuvent également être réglées sur la base des emplacements de groupe. Une vitesse de programmation peut être mesurée pendant la programmation pour une rangée ou un autre groupe de cellules pour régler la tension de la ligne de bit et/ou les tensions de vérification de décalage. La compensation pour les cellules de mémoire à programmation plus rapide peut également être basée sur leur vitesse par rapport aux cellules de mémoire à programmation plus lente.