MEMORY CELL AND NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE

• Main Authors: KAWASHIMA YASUHIKO, TANIGUCHI YASUHIRO, TOYA TATSURO, KASAI HIDEO, SAKURAI RYOTARO, OKUYAMA KOSUKE, SHINAGAWA YUTAKA
• Format: Patent
• Language: English; French; Japanese
• Published: 21.04.2016
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES

The invention makes it possible to reduce the voltages of a bit line (BL1) and a source line (SL) in a first selection gate structure (5) and a second selection gate structure (6) as far as the voltage required to cut an electrical connection between the bit line (BL1) and a channel layer (CH), and an electrical connection between the source line (SL) and the channel layer (CH), without said voltages being constrained to a charge accumulation gate voltage required to inject charge into a charge accumulation layer (EC) by means of a quantum tunneling effect. The thickness of a first selection gate insulating film (30) in the first selection gate structure (5) and the thickness of a second selection gate insulating film (33) in the second selection gate structure (6) can be reduced in accordance with the reduction in the voltages of the bit line (BL1) and the source line (SL), and the speed of operation can be increased correspondingly. Further, the thickness of gate insulating films in field-effect transistors in peripheral circuits which control memory cells can also be reduced in accordance with the reduction in the voltages of the bit line (BL1) and the source line (SL), and the surface area of the peripheral circuits can be reduced correspondingly. L'invention a pour objet de réduire les tensions d'une ligne de bits (BL1) et d'une ligne de source (SL) dans une première structure de gâchette de sélection (5) et une deuxième structure de gâchette de sélection (6) jusqu'à la tension nécessaire pour couper une connexion électrique entre la ligne de bits (BL1) et une couche de canal (CH), et une connexion électrique entre la ligne de source (SL) et la couche de canal (CH), sans que ces tensions soient forcées à une tension de gâchette d'accumulation de charge requise pour injecter une charge dans une couche d'accumulation de charge (EC) au moyen d'un effet de tunnel quantique. L'épaisseur d'un premier film isolant de gâchette de sélection (30) dans la première structure de gâchette de sélection (5) et l'épaisseur d'un deuxième film isolant de gâchette de sélection (33) dans la deuxième structure de gâchette de sélection (6) peuvent être réduites en fonction de la réduction des tensions de la ligne de bits (BL1) et de la ligne de source (SL), et la vitesse de fonctionnement peut être augmentée en conséquence. De plus, l'épaisseur des films d'isolation de gâchette dans des transistors à effet de champ dans les circuits périphériques qui commandent les cellules de mémoire peut également être réduite en fonction de la réduction des tensions de la ligne de bits (BL1) et de la ligne de source (SL), et la surface des circuits périphériques peut être réduite en conséquence. 　量子トンネル効果によって電荷蓄積層（EC）に電荷を注入するのに必要な電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体（5）および第2選択ゲート構造体（6）で、ビット線（BL1）およびチャネル層（CH）の電気的な接続や、ソース線（SL）およびチャネル層（CH）の電気的な接続を遮断するのに必要な電圧値にまで、ビット線（BL1）およびソース線（SL）の電圧値を下げることができるので、これらビット線（BL1）およびソース線（SL）での電圧低減に合わせて、第1選択ゲート構造体（5）の第1選択ゲート絶縁膜（30）や、第2選択ゲート構造体（6）の第2選択ゲート絶縁膜（33）の各膜厚を薄くでき、その分、高速動作を実現し得、また、ビット線（BL1）やソース線（SL）での電圧低減に応じて、メモリセルを制御する周辺回路においても電界効果トランジスタのゲート絶縁膜の膜厚を薄くでき、その分、周辺回路の面積を小さくできる。