COMPUTER PROCESSOR EMPLOYING DEDICATED HARDWARE MECHANISM CONTROLLING THE INITIALIZATION AND INVALIDATION OF CACHE LINES

• Main Authors: BAUM, ALLEN, J, GODARD, ROGER, RAWSON, HARDY, NORMAN, KAHLICH, ARTHUR, DAVID
• Format: Patent
• Language: English; French
• Published: 23.04.2015
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A computer processing system includes execution logic that generates memory requests that are supplied to a hierarchical memory system. The computer processing system includes a hardware map storing a number of entries associated with corresponding cache lines, where each given entry of the hardware map indicates whether a corresponding cache line i) currently stores valid data in the hierarchical memory system, or ii) does not currently store valid data in hierarchical memory system and should be interpreted as being implicitly zero throughout. La présente invention concerne un système de traitement informatique qui comprend une logique d'exécution qui génère des demandes de mémoire qui sont fournies à un système hiérarchique de la mémoire. Le système de traitement informatique comprend une mappe de matériel mémorisant un nombre d'entrées associées aux lignes de cache correspondantes, chaque entrée donnée de la mappe de matériel indiquant si une ligne de cache correspondante i) mémorise actuellement des données valides dans le système hiérarchique de la mémoire, ou ii) ne mémorise pas actuellement des données valides dans le système hiérarchique de la mémoire et devrait être interprétée comme étant implicitement nulle tout du long.