SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE

• Main Author: NII, KOJI
• Format: Patent
• Language: English; French; Japanese
• Published: 12.02.2015
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES

In chips for processing image information and the like, multi-port SRAMs are also mounted together with the logic circuits of digital signal processing circuits and the like. Regarding this, if for example, there are 3 ports, 1 port is used as a differential write & read port, and 2 ports are used as single-end dedicated read ports. However, it has become clear that while an embedded SRAM occupies less area in this configuration, there is a problem in that there is only 1 write & read port and that high-speed read characteristics such as in differential reading cannot be expected from single-ended reading. The present application outlines a configuration for an embedded SRAM memory cell structure having 3 differential write & read ports, wherein the center of the cell has, for example, an N-well region disposed therein, and P-well regions are disposed on both sides thereof. Dans des puces pour traiter des informations d'image et analogues, des mémoires vives statiques (SRAM) multiport sont également montées conjointement avec les circuits logiques de circuits de traitement de signal numérique et analogues. A ce propos, si par exemple il existe 3 ports, 1 port est utilisé comme port d'écriture & de lecture différentielles, et 2 ports sont utilisés comme ports de lecture dédiés asymétriques. Cependant, il est observé que, tandis qu'une SRAM intégrée occupe moins d'espace dans cette configuration, un problème demeure dans la mesure où il existe uniquement 1 port d'écriture & de lecture et dans la mesure où des caractéristiques de lecture à vitesse élevée, telles que dans une lecture différentielle, ne peuvent pas être attendues à partir d'une lecture asymétrique. La présente invention donne un aperçu d'une configuration pour une structure de cellule de mémoire SRAM intégrée ayant 3 ports d'écriture & de lecture différentielles, le centre de la cellule ayant, par exemple, une région à puits N disposée dans celui-ci, et des régions à puits P étant disposées sur les deux côtés de celui-ci.