METHOD FOR PULSE-LATCH BASED HOLD FIXING

• Main Authors: BOWERS, BENJAMIN, J, PUCKETT, JOSHUA, L
• Format: Patent
• Language: English; French
• Published: 08.08.2013
• Subjects: BASIC ELECTRONIC CIRCUITRY; CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRICITY; PHYSICS; PULSE TECHNIQUE

Methods and apparatus for solving low voltage hold that eliminates hold problems at low voltage with minimal area expense, power increase, or delay overhead at higher voltages. In an exemplary method, hold-latches (304) are inserted in the data path and at higher voltages, where hold is not an issue and frequency is high and the clock is held high. At lower voltages, the latch (304) is pulsed with a negative edge triggered pulse. The latch is placed midway through the logic path to limit low voltage frequency as little as possible. Procédés et appareil pour résoudre le maintien de basse tension qui élimine les problèmes de maintien à basse tension avec un minimum de dépenses de surface, d'augmentation de puissance, ou de surdébit de retard à des tensions plus élevées. Dans un procédé donné à titre d'exemple, des verrous de maintien (304) sont insérés dans le chemin de données et à des tensions supérieures, où le maintien n'est pas un problème et la fréquence est élevée et à l'horloge est maintenue à un niveau élevé. À des tensions inférieures, le verrou (304) est pulsé avec une impulsion déclenchée par front d'impulsion négative. Le verrou est placé à mi-chemin du chemin logique pour limiter le plus possible la fréquence de tension basse.