WAFER CONVEYANCE DEVICE

• Main Authors: YAMAZOE KATSUHIRO, TSUKIMOTO HIROAKI, NISHIJIMA YOSHIKI, IMAI SHINICHI, SAKATA KOSUKE
• Format: Patent
• Language: English; French; Japanese
• Published: 20.06.2013
• Subjects: BASIC ELECTRIC ELEMENTS; CHAMBERS PROVIDED WITH MANIPULATION DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; HAND TOOLS; MANIPULATORS; PERFORMING OPERATIONS; PORTABLE POWER-DRIVEN TOOLS; SEMICONDUCTOR DEVICES; TRANSPORTING

The present invention substantially reduces wafer conveyance times and contributes to semiconductor-processing-device miniaturization. Two wafer supports (3, 4) on which wafers (100) are placed are arranged with a vertical separation (D) therebetween. When conveying two wafers (100) to respective entry stages (200A, 200B), first, the in-plane position of the wafer (100) on the lower wafer support (3) is corrected and the wafer supports (3, 4) are lowered. After the wafer (100) on the lower wafer support (3) is placed on top of pins (211-213), the in-plane position of the wafer (100) on the upper wafer support (4) is corrected and the wafer supports (3, 4) are lowered. La présente invention réduit sensiblement les temps de transport de plaquette et contribue à la miniaturisation de dispositifs de traitement de semi-conducteurs. Deux supports de plaquette (3, 4) sur lesquels des plaquettes (100) sont placées sont agencés avec une séparation verticale (D) entre eux. Lors du transport de deux plaquettes (100) à des étages d'entrée respectifs (200A, 200B), en premier lieu, la position dans le plan de la plaquette (100) sur le support de plaquette inférieur (3) est corrigée et les supports de plaquettes (3, 4) sont abaissés. Après que la plaquette (100) sur le support de plaquette inférieur (3) est placée en haut de broches (211-213), la position dans le plan de la plaquette (100) sur le support de plaquette supérieur (4) est corrigée et les supports de plaquettes (3, 4) sont abaissés.