LATCH CIRCUIT, FREQUENCY DIVISION CIRCUIT, AND PLL FREQUENCY SYNTHESIZER

• Main Author: MITSUNAKA, TAKESHI
• Format: Patent
• Language: English; French; Japanese
• Published: 23.05.2013
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

A latch circuit (1) is equipped with: a PMOS transistor (10), the drain of which is connected to a first output node and the gate of which is connected to a second output node; a PMOS transistor (12), the drain of which is connected to the second output node and the gate of which is connected to the first output node; an NMOS transistor (14), the gate of which is connected to a first input node; an NMOS transistor (16), the gate of which is connected to a second input node; and an NMOS transistor (18), the gate of which is connected to a third input node. Cette invention a trait à un circuit latch (1) qui comprend : un transistor PMOS (10) dont le drain est connecté à un premier noeud de sortie et dont la grille est connectée à un second noeud de sortie ; un transistor PMOS (12) dont le drain est connecté au second noeud de sortie et dont la grille est connectée au premier noeud de sortie ; un transistor NMOS (14) dont la grille est connectée à un premier noeud d'entrée ; un transistor NMOS (16) dont la grille est connectée à un deuxième noeud d'entrée ; et un transistor NMOS (18) dont la grille est connectée à un troisième noeud d'entrée.