METHOD AND SYSTEM OF HANDLING NON-ALIGNED MEMORY ACCESSES

• Main Author: SHEAFFER, GAD, S
• Format: Patent
• Language: English; French
• Published: 23.02.2012
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A method and system to facilitate full throughput operation of cache memory line split accesses in a device. By facilitating full throughput operation of cache memory line split accesses in the device, the device minimizes the performance and throughput loss associated with the handling of non-aligned cache memory accesses that cross two or more cache memory lines and/or page memory boundaries in one embodiment of the invention. When the device receives a non-aligned cache memory access request, the merge logic combines or merges the incoming data of a particular cache memory line from a data cache memory with the stored data of the preceding cache memory line of the particular cache memory line. L'invention concerne un procédé et un système destinés à faciliter une exploitation à plein débit d'accès fragmentés à des lignes d'antémémoire dans un dispositif. En facilitant l'exploitation à plein débit des accès fragmentés à des lignes d'antémémoire du dispositif, ledit dispositif minimise les pertes de performances et de débit associées à la gestion des accès non alignés à l'antémémoire qui franchissent au moins deux frontières entre lignes d'antémémoire et / ou entre pages de mémoire, dans un des modes de réalisation de l'invention. Lorsque le dispositif reçoit une demande d'accès non aligné à l'antémémoire, la logique de fusion combine ou fusionne les données entrantes d'une ligne particulière d'antémémoire en provenance d'une antémémoire de données avec les données stockées de la ligne d'antémémoire qui précède ladite ligne particulière d'antémémoire.