DYNAMICALLY ADJUSTING CLOCK BUFFER CIRCUITRY FOR POWER CONSERVATION

• Main Author: SAHA, JUHI
• Format: Patent
• Language: English; French
• Published: 01.12.2011
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

Circuitry configured for dynamically adjusting clock signal quality based on an operating mode for power savings is described. The circuitry includes clock generation circuitry. The circuitry also includes mode control circuitry. The mode control circuitry provides a drive signal based on an operating mode. The circuitry also includes clock buffer circuitry coupled to the clock generation circuitry and to the mode control circuitry. The clock buffer circuitry adjusts a clock signal quality based on the drive signal. L'invention porte sur des circuits qui sont configurés pour ajuster dynamiquement une qualité de signal d'horloge sur la base d'un mode de fonctionnement pour réaliser des économies d'énergie. Les circuits comprennent des circuits de génération d'horloge. Les circuits comprennent également des circuits de commande de mode. Les circuits de commande de mode fournissent un signal de commande sur la base d'un mode de fonctionnement. Les circuits comprennent également des circuits tampons d'horloge couplés aux circuits de génération d'horloge et aux circuits de commande de mode. Les circuits tampons d'horloge ajustent une qualité de signal d'horloge sur la base du signal de commande.