PLL CIRCUIT

• Main Authors: YAMADA, YUJI, KINOSHITA, MASAYOSHI, SOGAWA, KAZUAKI
• Format: Patent
• Language: English; French; Japanese
• Published: 09.09.2011
• Subjects: AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATIONOF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES; BASIC ELECTRONIC CIRCUITRY; ELECTRICITY

Disclosed is a PLL circuit which is provided with: a frequency dividing means (11), which divides the frequency of the output of the PLL circuit; a phase detector (12), which detects the phase difference between a reference clock signal and the output signal of the frequency dividing means (11); a loop filter (13), which filters the output signals of the phase detector, and outputs the filtering results as digital values; a selector (15), which selects either a digital value or a fixed value; a digitally controlled oscillator (16), which performs oscillation at a frequency that corresponds to the value selected by the selector (15); and a control means (17), which instructs the selector (15) to select the fixed value until a start signal is received, and which, after receiving the start signal, instructs the selector (15) to select the digital value in edge timing of the reference clock signal, and instructs the frequency dividing means (11) to start outputting the signals. L'invention concerne un circuit à boucle d'asservissement en phase (PLL) comprenant : un moyen de division de fréquence (11) qui divise la fréquence de la sortie du circuit PLL ; un détecteur de phase (12) qui détecte la différence de phase entre un signal d'horloge de référence et le signal de sortie du moyen de division de fréquence (11) ; un filtre de boucle (13) qui filtre les signaux de sortie du détecteur de phase et fournit les résultats du filtrage sous la forme de valeurs numériques ; un sélecteur (15) qui sélectionne soit une valeur numérique, soit une valeur fixe ; un oscillateur commandé numériquement (16) qui fournit une oscillation à une fréquence qui correspond à la valeur sélectionnée par le sélecteur (15) ; et un moyen de commande (17) qui ordonne au sélecteur (15) de sélectionner la valeur fixe jusqu'à ce qu'un signal de départ soit reçu et qui, après réception du signal de départ, ordonne au sélecteur (15) de sélectionner la valeur numérique sur le front du signal d'horloge de référence et ordonne au moyen de division de fréquence (11) de commencer à produire les signaux.