DE-INTERLEAVER THAT SIMULTANEOUSLY GENERATES MULTIPLE REORDER INDICES

• Main Authors: CHALLA, RAGHU, H, ROSTAMPISHEH, ALI, PALANKI, RAVI
• Format: Patent
• Language: English; French
• Published: 21.01.2010
• Subjects: BASIC ELECTRONIC CIRCUITRY; CODE CONVERSION IN GENERAL; CODING; DECODING; ELECTRICITY

A de-interleaver involves logic that receives a seed and that simultaneously generates from the seed a plurality of reorder indices. The plurality of reorder indices is usable for de-interleaving an incoming stream of interleaved code bits. Each plurality of simultaneously generated reorder indices generated corresponds to a set of simultaneously received code bits in the incoming stream. The reorder indices are converted into physical addresses in parallel and these physical addresses are used to store the set of code bits into a memory. Code bits for multiple sub-packets of different sub-packet sizes are typically present in memory at the same time. The code bits are then read out of memory to form an outgoing stream of de-interleaved code bits. The de-interleaver has a pipelined architecture such that sets of code bits are written into the memory at the same rate that sets of code bits are received onto the de-interleaver. L'invention a trait à un dispositif de désentrelacement impliquant une logique qui reçoit une source et qui génère simultanément à partir de la source une pluralité d'indices de réordonnancement. La pluralité d'indices de réordonnancement peut être utilisée pour le désentrelacement d'un flux entrant de bots de code entrelacés. Chaque pluralité d'indices de réordonnancement générés simultanément qui est obtenue correspond à un ensemble de bits de code reçus simultanément dans le flux entrant. Les indices de réordonnancement sont convertis parallèlement en adresses physiques et ces adresses physiques sont utilisées pour stocker l'ensemble de bits de code dans une mémoire. Les bits de code de multiples sous-paquets de différentes tailles sont généralement présents simultanément dans la mémoire. Les bits de code sont ensuite lues à partir de la mémoire pour former un flux sortant de bits de code désentrelacées. Le dispositif de désentrelacement présente une architecture pipeline telle que des ensembles de bits de code sont écrits dans la mémoire à la même vitesse que pour la réception d'ensembles de bits de code sur le dispositif de désentrelacement.