DELAY LIBRARY, DELAY LIBRARY CREATION METHOD, AND DELAY CALCULATION METHOD

• Main Authors: TAKAHASHI, MASAO, AMEKAWA, NAOKI, SATOH, KAZUHIRO, ISHIBASHI, NORIKO
• Format: Patent
• Language: English; French; Japanese
• Published: 14.01.2010
• Subjects: BASIC ELECTRIC ELEMENTS; CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; PHYSICS; SEMICONDUCTOR DEVICES

Provided is a delay library creation method including: a step of generating a timing window (TW) expressing a time band in which a signal transition along a time axis may occur for an input signal of each input terminal according to a signal transition timing of each input terminal of a multi-input logical cell; a step of detecting an overlap of timing windows (TW) between the input signals; and a step of calculating a circuit delay time by selectively using a simultaneous transition time or a non-simultaneous transition time in accordance with the overlap of the timing windows (TW). These processes are repeatedly executed so as to eliminate an optimistic or a pessimistic analysis in the delay time calculation for the multi-input logical cell. L'invention porte sur un procédé de création de bibliothèque de retard comprenant : une étape de génération d'une fenêtre de synchronisation (TW) exprimant une bande de temps dans laquelle une transition de signal le long d'un axe de temps peut se produire pour un signal d'entrée pour chaque borne d'entrée conformément à un instant de transition de signal de chaque borne d'entrée d'une cellule logique à multiples entrées; une étape de détection d'un chevauchement de fenêtres de synchronisation (TW) entre les signaux d'entrée; et une étape de calcul d'un temps de retard de circuit par utilisation sélective d'un instant de transition simultané ou d'un instant de transition non simultané conformément au chevauchement des fenêtres de synchronisation (TW). Ces processus sont exécutés de façon répétée de façon à éliminer une analyse optimiste ou pessimiste dans le calcul de temps de retard pour la cellule logique à multiples entrées.