PHASE-CHANGE MEMORY, SEMICONDUCTOR DEVICE, AND RFID MODULE

• Main Authors: UMEMOTO, YUKIKO, YAMAKI, TAKASHI, IIDA, YOSHIKAZU, TANAKA, TOSHIHIRO, KATO, AKIRA, ISHIKAWA, JIRO, ENDO, TAKEFUMI
• Format: Patent
• Language: English; French; Japanese
• Published: 14.01.2010
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A phase-change memory (7) comprises phase-change memory cells (11) in each of which a selection MOS transistor (CT) is connected in series with a phase-change element (PCR), a bit line is connected to one series end, a source line is connected to the other series end, and a word line is connected to a gate wire of the selection MOS transistor. The selection MOS transistor has, in a unit region thereof, a required gate width including gate wires (26) arranged above a semiconductor region in which a source and a drain are formed. In short, according to the required gate width, the number of times the gate of the selection MOS transistor is folded is changed. Thus, the adjacent source and drain in an MOS transistor element (CT-U) of each of the gate wires can be led out toward the bit line (or source line) and the phase-change element through a common via, so that the size in the parallel direction of the gate wires can also be reduced by sharing the via (Fig. 50(C) with respect to Fig. 50(B)). L'invention porte sur une mémoire à changement de phase (7) qui comprend des cellules de mémoire à changement de phase (11) dans chacune desquelles un transistor MOS de sélection (CT) est connecté en série avec un élément à changement de phase (PCR), une ligne de bits est connectée à une extrémité série, une ligne de source est connectée à l'autre extrémité série, et une ligne de mots est connectée à un fil de grille du transistor MOS de sélection. Le transistor MOS de sélection a, dans une région d'unité de celui-ci, une largeur de grille requise comprenant des fils de grille (26) agencés au-dessus d'une région semi-conductrice dans laquelle une source et un drain sont formés. En résumé, en fonction de la largeur de grille requise, le nombre de fois où la grille du transistor MOS de sélection est repliée est changé. Ainsi, la source et le drain adjacents dans un élément de transistor MOS (CT-U) de chacun des fils de grille peuvent être conduits vers la ligne de bits (ou ligne de source) et l'élément à changement de phase par l'intermédiaire d'un trou d'interconnexion commun, de telle sorte que la dimension dans la direction parallèle des fils de grille peut également être réduite par partage du trou d'interconnexion (Fig. 50 (C) par rapport à la Fig. 50 (B)).