CMOS INTEGRATION SCHEME EMPLOYING A SILICIDE ELECTRODE AND A SILICIDE-GERMANIDE ALLOY ELECTRODE

• Main Authors: CABRAL, CYRIL, CHU, JACK OON, KIM, YOUNG-HEE
• Format: Patent
• Language: English; French
• Published: 20.08.2009
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; SEMICONDUCTOR DEVICES; TECHNICAL SUBJECTS COVERED BY FORMER USPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ARTCOLLECTIONS [XRACs] AND DIGESTS

A p-type field effect transistor (PFET) and an n-type field effect transistor (NFET) are formed by patterning of a gate dielectric layer, a thin silicon layer, and a silicon-germanium alloy layer. After formation of the source/drain regions and gate spacers, silicon germanium alloy portions are removed from gate stacks. A dielectric layer is formed and patterned to cover an NFET gate electrode, while exposing a thin silicon portion for a PFET. Germanium is selectively deposited on semiconductor surfaces including the exposed silicon portion. The dielectric layer is removed and a metal layer is deposited and reacted with underlying semiconductor material to form a metal suicide for a gate electrode of the NFET, while forming a metal silicide-germanide alloy for a gate electrode of the PFET. Selon l'invention, un transistor à effet de champ du type p (PFET) et un transistor à effet de champ du type n (NFET) sont formés par formation de motifs sur une couche diélectrique de grille, une couche mince de silicium et une couche d'alliage silicium-germanium. Après formation des régions de source/drain et d'espaceurs de grille, des parties de l'alliage silicium-germanium sont retirées d'empilements de grille. Une couche diélectrique est formée et soumise à une formation de motifs pour couvrir une électrode de grille NFET, tout en mettant à nu une partie de silicium mince pour un PFET. Du germanium est sélectivement déposé sur des surfaces semi-conductrices comprenant la partie de silicium mise à nu. La couche diélectrique est retirée et une couche métallique est déposée et mise en réaction avec le matériau semi-conducteur sous-jacent pour former un siliciure métallique pour une électrode de grille du NFET, tout en formant un alliage siliciure-germaniure métallique pour une électrode de grille du PFET.