PRECISION INTEGRATED PHASE LOCK LOOP CIRCUIT LOOP FILTER

A loop filter in a phase lock loop circuit comprising a reference precision resistor, a first FET and a second FET, wherein the gate of the first FET is tied to the gate of the second FET, and a filter capacitor connected to the first FET for producing a capacitor voltage. The capacitor voltage is a...

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Main Authors BOERSTLER, DAVID, WILLIAM, QI, JIEMING
Format Patent
LanguageEnglish
French
Published 30.04.2009
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Summary:A loop filter in a phase lock loop circuit comprising a reference precision resistor, a first FET and a second FET, wherein the gate of the first FET is tied to the gate of the second FET, and a filter capacitor connected to the first FET for producing a capacitor voltage. The capacitor voltage is applied to the source of the first FET, the source of the second FET, and to the bottom of the reference precision resistor acting as a virtual ground. The capacitor voltage generated by the filter capacitor sets the bias point of the second FET such that the second FET comprises characteristics of an integrated precision resistor. A predetermined voltage generated by the second FET is applied to the gate of the first FET to set the bias point of the first FET such that the first FET comprises characteristics of an integrated precision resistor. L'invention porte sur un filtre de boucle dans un circuit de boucle à verrouillage de phase comprenant une résistance de précision de référence, un premier transistor à effet de champ (FET) et un second FET, la grille du premier FET étant liée à la grille du second FET, et un condensateur de filtre connecté au premier FET pour produire une tension de condensateur. La tension de condensateur est appliquée à la source du premier FET, à la source du second FET, et au bas de la résistance de précision de référence servant de masse virtuelle. La tension de condensateur générée par le condensateur de filtre règle le point de polarisation du second FET de sorte que le second FET comprend des caractéristiques d'une résistance de précision intégrée. Une tension prédéterminée générée par le second FET est appliquée à la grille du premier FET pour régler le point de polarisation du premier FET de sorte que le premier FET comprend des caractéristiques d'une résistance de précision intégrée.
Bibliography:Application Number: WO2008EP62885