ARITHMETIC UNIT

An arithmetic unit for simultaneously processing a plurality of threads in which even if a hardware error occurs, the deterioration of performance as a whole can be minimized to continue the processing is provided. An arithmetic unit (100) has an instruction execution circuit (101) capable of select...

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Main Authors GOMYO, NORIHITO, SUNAYAMA, RYUICHI, YOSHIDA, TOSHIO
Format Patent
LanguageEnglish
French
Japanese
Published 24.12.2008
Subjects
CALCULATING
COMPUTING
COUNTING
ELECTRIC DIGITAL DATA PROCESSING
PHYSICS
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Summary:An arithmetic unit for simultaneously processing a plurality of threads in which even if a hardware error occurs, the deterioration of performance as a whole can be minimized to continue the processing is provided. An arithmetic unit (100) has an instruction execution circuit (101) capable of selectively executing the mode in which the instruction sequences of the threads are executed and the mode in which the instruction sequence of a single thread is executed, and a switching instruction circuit (102) for instructing to switch between the thread modes to the instruction execution circuit (101). L'invention concerne une unité arithmétique pour le traitement simultané d'une pluralité de fils, dans laquelle même si une erreur matérielle se produit, la détérioration de performance dans l'ensemble peut être réduite au minimum afin de continuer le traitement. Une unité arithmétique (100) comprend un circuit d'exécution d'instruction (101) capable d'exécuter sélectivement le mode dans lequel les séquences d'instructions des fils sont exécutées et le mode dans lequel la séquence d'instructions d'un seul fil est exécutée, et un circuit d'instruction de commutation (102) pour donner des instructions de commutation entre les modes filaires au circuit d'exécution d'instruction (101).
Bibliography:Application Number: WO2007JP00650