LIQUID CRYSTAL DISPLAY DRIVE CIRCUIT, LIQUID CRYSTAL DISPLAY DRIVE METHOD AND LIQUID CRYSTAL DISPLAY APPARATUS

• Main Authors: MIZUMAKI, HIDETAKA, WAKITA, YASUHIRO
• Format: Patent
• Language: English; French; Japanese
• Published: 30.10.2008
• Subjects: ADVERTISING; ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICESUSING STATIC MEANS TO PRESENT VARIABLE INFORMATION; CRYPTOGRAPHY; DEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH ISMODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THEDEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY,COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g.SWITCHING, GATING, MODULATING OR DEMODULATING; DISPLAY; EDUCATION; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL ANALOGUE/DIGITAL CONVERTERS; OPTICAL LOGIC ELEMENTS; OPTICS; PHYSICS; SEALS; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF

A latch signal delay circuit (4) is a circuit that delays a latch signal (LS0) by times corresponding to the respective ones of source drivers (SD1-SD8) at clock (CLK) timings and that comprises shift registers. The latch signal delay circuit (4) outputs latch signals (LS1-LS8) to the respective source drivers (SD1-SD8).The output circuit (25) in each of the source drivers (SD1-SD8) inverts the polarity of data to a polarity indicated by an inputted polarity inversion signal at a timing of the rising edge of the respective one of the latch signals (LS1-LS8), and then outputs the resulting data. For this reason, when the latch signals (LS1-LS8) delay, deviation in polarity inversion timing occurs among the source drive outputs. Therefore, the energy caused by the current flowing in a source bus line at the polarity inversion timing is dispersed, so that the energy of noise is dispersed. Un circuit de retard de signal de verrouillage (4) est un circuit qui retarde un signal de verrouillage (LS0) d'un nombre de fois correspondant aux pilotes respectifs de pilotes sources (SD1-SD8) à des temporisations d'horloge (CLK) et qui comprend des registres de décalage. Le circuit de retard de signal de verrouillage (4) émet des signaux de verrouillage (LS1-LS8) vers les pilotes sources respectifs (SD1-SD8). Le circuit de sortie (25) dans chacun des pilotes sources (SD1-SD8) inverse la polarité de données à une polarité indiquée par un signal d'inversion de polarité entré à une temporisation du front montant du signal respectif des signaux de verrouillage (LS1-LS8) puis émet les données résultantes. Pour cette raison, lorsque les signaux de verrouillage (LS1-LS8) retardent, un écart de la temporisation d'inversion de polarité apparaît parmi les sorties des pilotes sources. Par conséquent, l'énergie provoquée par le courant circulant dans une ligne de bus source à la temporisation d'inversion de polarité est dispersée, de telle sorte que l'énergie de bruit est dispersée.