PROGRAMMABLE PROCESSOR ARCHITECTURE HIERARCHICAL COMPILATION

• Main Authors: REID HAUSER, JOHN, JR, RAMCHANDRAN, AMIT
• Format: Patent
• Language: English; French
• Published: 16.02.2006
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

One embodiment of the present includes a heterogenous, high-performance, scalable processor having at least one W-type sub-processor capable of processing W bits or greater in parallel, W being an integer value, at least one N-type sub-processor capable of processing N bits in parallel, N being an integer value wherein and smaller than W . A scenario compiler is included in a hierarchical flow of compilation and used with other compilation and. assembler blocks to generate binary code based on different types of codes to allow for efficient processing based on the sub-processors while maintaining low power consumption when the binary code is executed. Dans un mode de réalisation, cette invention comprend un processeur modulable haute performance, hétérogène, comprenant au moins un sous-processeur de type W capable de traiter en parallèle W bits davantage, W représentant une valeur entière, et au moins un sous-processeur de type N capable de traiter en parallèle N bits, N représentant une valeur entière inférieure à W. Un compilateur de scénario est inclus dans un processus hiérarchique de compilation et utilisé avec d'autres blocs de compilation et d'assemblage pour générer un code binaire formé à partir de différents types de codes afin de permettre un traitement efficace effectué par les sous-processeurs, en maintenant simultanément un faible niveau de consommation pendant l'exécution du code binaire.