SEMICONDUCTOR INTEGRATED CIRCUIT

• Main Authors: KIJIMA, TAKEHIKO, SAITOH, YOSHIKAZU, KITAI, NAOKI, OSADA, KENICHI
• Format: Patent
• Language: English; French; Japanese
• Published: 07.08.2003
• Edition: 7
• Subjects: INFORMATION STORAGE; PHYSICS; STATIC STORES

The scale of a function selector circuit is reduced by providing a controller which can change both the rise/fall characteristics of a signal waveform outputted from an output buffer and the logic threshold value in an input buffer in accordance with the logic level of a common node signal fed optionally. A coupling circuit includes a first transistor of depression type, thereby to lower the voltage level of a signal inputted to a second circuit and to reduce the undesired current flowing through a transistor included in the second circuit and exhibiting the GIDL characteristics. The layout of an output circuit is optimized by coupling the output buffer and the output driver through signal lines which are formed by using an upper layer where a memory cell array is formed. On peut réduire l'échelle d'un circuit de sélection de fonctions en utilisant un contrôleur pouvant modifier à la fois les caractéristiques de monté et de retombée de la forme d'onde d'un signal émis par un tampon, et la valeur logique de seuil d'un tampon d'entrée, en fonction du niveau logique du signal d'un noeud commun facultativement introduit. Un circuit de couplage comporte un premier transistor du type à dépression servant à abaisser le niveau de la tension du signal introduit dans un deuxième circuit, et à réduire le courant indésirable traversant un transistor inclus dans le deuxième circuit à caractéristiques de fuite GIDL. On optimise la disposition du circuit de sortie en reliant le tampon de sortie et le pilote de sortie via les lignes de signaux formées en utilisant une couche supérieure là où est formé un réseau de cellules mémoire.