FINE TUNING A SAMPLING CLOCK OF ANALOG SIGNALS HAVING DIGITAL INFORMATION FOR OPTIMAL DIGITAL DISPLAY

• Main Author: YEARIM, GADY
• Format: Patent
• Language: English; French
• Published: 24.07.2003
• Edition: 7
• Subjects: ADVERTISING; ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICESUSING STATIC MEANS TO PRESENT VARIABLE INFORMATION; CRYPTOGRAPHY; DISPLAY; EDUCATION; PHYSICS; SEALS

Method and system for fine tuning frequency and phase of a sampling clock of analog signals (R, G, B) having digital information, for sampling the analog signals within an optimal sampling period, enabling optimal display by a digital display device (92). Small amount of information from input signals is required for rapidly and accurately determining values of frequency and phase of the sampling clock. After measuring using a measurement system (96) and obtaining pixel values while sweeping phase values of signals using a phase locked loop (PLL) mechanism (48), there is determining values of two parameters, (i) error of an initial frequency value of the sampling clock (Rx clock), proportional to error of an initial phase locked loop (PLL) division factor value, and (ii) phase of the sampling clock, without need for making additional measurements based on these values, using a control unit (94). L'invention concerne un procédé et un système permettant d'effectuer un réglage fin de fréquence et de phase d'une horloge d'échantillonnage de signaux analogiques (R, G, B) qui renferment des informations numériques afin d'échantillonner des signaux analogiques pendant une période d'échantillonnage optimale, ce qui permet à un dispositif d'affichage (92) numérique d'effectuer un affichage optimal. La détermination rapide et précise de valeurs de fréquence et de phase de l'horloge d'échantillonnage nécessite de petites quantités d'informations provenant des signaux d'entrée. Après avoir effectué une mesure à l'aide d'un système de mesure (96) et obtenu des valeurs de pixel tout en balayant des valeurs de phase de signaux à l'aide d'un mécanisme (48) de boucle à verrouillage de phase (PLL), on détermine à l'aide d'une unité de commande (94) les valeurs de deux paramètres: i) une erreur de valeur de fréquence initiale de l'horloge d'échantillonnage (horloge Rx) proportionnelle à une erreur de valeur de facteur de division initiale PLL, et ii) une phase de l'horloge d'échantillonnage sans avoir recours à des mesures supplémentaires basées sur lesdites valeurs.