METHOD FOR MANUFACTURING FOR FORMING SOURCE/DRAIN CONTACT FEATURES AND DEVICES MANUFACTURED THEREOF

• Main Author: LIAW JHON JHY
• Format: Patent
• Language: English; Korean
• Published: 09.08.2024
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

본 개시는, 소스/드레인 콘택트와 게이트 전극 사이의 신뢰성 마진을 유지하면서 접촉 사이즈가 증가된 자체 정렬된 소스/드레인 콘택트를 형성하기 위한 방법에 관한 것이다. 본 개시에 따른 반도체 디바이스는 소스/드레인 콘택트들에서의 콘택트 랜딩 Rc 감소(contact landing Rc reduction)뿐만 아니라 디바이스 성능 개선을 갖는다. 본 개시에 따라 형성된 소스/드레인 콘택트는 또한, 게이트 전극에 대한 소스/드레인 콘택트 사이의 커패시턴스 감소를 야기하는 낮아진 높이를 갖는다. 본 개시의 실시형태는 또한 회로 밀도 및 프로세스 마진의 개선을 제공한다. 본 개시에 따른 자기 정렬 콘택트 방식은, 보다 공격적인 게이트 피치(CPP) 스케일링을 가능하게 하고, 또한 콘택트 게이트 격리 마진뿐만 아니라 랜딩 영역을 유지한다. The present disclosure relates to methods for forming self-aligned source/drain contacts with increased contact size while maintaining the reliability margin between source/drain contacts and gate electrodes. Semiconductor devices according to the present disclosure has contact landing Rc reduction at source/drain contacts as well as device performance improvement. The source/drain contacts formed according to the present disclosure also has lowered height leading to the capacitance reduction of between the source/drain contact to gate electrode. Embodiments of the present disclosure also provides improvements in circuit density and process margin. The self-aligned contact scheme according to the present disclosure allow more aggressive gate pitch (CPP) scaling and also maintain the landing area as well as contact-gate isolation margin.